JPH04145629A - 電界効果型トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 化合物半導体を用いた電界効果型トランジスタおよびそ
の製造方法に関する。

〔従来の技術〕

ＧａＡｓを用いた電界効果型トランジスタ（ＦＥＴ）は
、その高速性によりマイクロ波帯用素子として広く用い
られている。また、ＬＳＩ化の研究が現在盛んに行われ
ている。

このＧａＡｓＦＥＴを高性能化するためにはゲート長の
微細化が必要である。そこで、ソース・ドレイン領域に
ｎ＋層を形成した後、ｎ＋層の側面に絶縁膜側壁を形成
し、その開口部にゲート電極を形成する工程を用いるこ
とによりゲート長を微細化する方法が考案されている。

この一つの例は、ｎ　　ＧａＡｓ能動層を半絶縁性Ｇａ
Ａｓ基扱上に形成した後、ソース・ドレイン領域に側面
が垂直なｎ”ＧａＡｓ層をハイドライド気相成長法で形
成し、ＣＦ４の異方性ドライエツチングによりｎ＋層の
側面にＳｉ○２側壁を形成し、ＡＱを全面に蒸着後ゲー
ト部以外をエツチングで取り除いてゲート電極を形成す
る工程でなる。

〔発明が解決しようとする課題〕

前述の従来技術を用いて作製されたＦＥＴは、ゲート電
極とｎ＋層が接触すると耐圧が低下して問題となるので
、それを避けるために絶縁膜側壁を厚くしてゲート電極
とｎ　Ｊｐ層の距離を十分離しゲート電極形成時の加工
マージンを確保する必要がある。ところが、絶縁膜側壁
に覆われた領域の能動層には寄生抵抗が生じてＦＥＴ動
作に悪影響を及ぼすので、ＦＥＴを高性能化するには絶
縁膜側壁は薄い方が望ましい。このように、加工マージ
ンからの要請と寄生抵抗の低減による高性能化のための
要請が相反する関係となっていることが従来技術の問題
点である。

本発明は、この相反関係を解消し、充分な加工マージン
を確保しながら寄生抵抗を低減できるようなＦＥＴの作
製方法を提供するものである。

〔課題を解決するための手段〕

本発明では、ソース・ドレイン領域にｎ＋層を形成する
際に、ｎ＋層の側面が順メサ方向に傾斜した形状となる
ように形成する。続いて全面に絶縁膜を被着した後垂直
方向よりドライエツチングを行ってｎ＋層の側面に絶縁
膜側壁を形成し、その開口部にゲート電極を形成する工
程により素子を作製する。

側面が順メサ方向に傾斜したｎ＋層を再現性よく形成す
るためには、結晶方向によって成長速度の異なるエピタ
キシャル成長技術を利用すればよい。具体的に言うと、
能動層表面が（１００）面となるように基板の結晶方向
を選び、ＦＥＴの電流方向が［０１１１方向となるよう
にソース・トレイン領域を開口するマスクを形成しく第
２図（ａ））　、その開口部に例えばＭＯＣＶＤ法によ
り選択的にｎ１層をエピタキシャル成長させる。

ｎ＋層を成長させる際の成長速度は結晶方向により異な
るため、ｎ１層の側面には（１１１）面が現れ、基板に
対して５４．７°　の角度をなす順メサ方向に傾斜した
側面が再現性良く得られる（第２図（ｂ））。

〔作用〕

本発明では側面が順メサ方向に傾斜したｎ＋層をソース
・ドレイン領域に用いているため　ｎ　＋層の側面に形
成した絶縁膜側壁の形状は第３図（ｂ）に示したように
なる。この側壁形状では、従来技術による形状（第３図
（ａ））と異なり。

寄生抵抗領域の長さ（第３図中Ｘ）よりもゲート加工の
マージン（第３図中ｙ）を大きくできるので、寄生抵抗
と加工マージンの間の相反関係を緩和できる。このこと
を具体的に示すため、ゲート電極の厚さ（第３図中ａ）
３０００人、ｎ“層の厚さ（第３図中ｂ）６０００人寄
生抵抗領域のシート抵抗１にΩ／ロゲート幅１０μｍの
場合について、寄生抵抗Ｒと加エアージンｙの関係を計
算した結果を第４図に示した。このように、本発明によ
れば、寄生抵抗が小さい高性能のＦＥＴを、十分な加工
マージンを確保したままで実現できる。

また、本発明によるＦＥＴのゲート電極の断面形状は、
第３図（ｂ）に示したように台形型となるので、同一ゲ
ート長で比較すると、従来技術によるものより大きなゲ
ート断面積が得られる。従って、本発明によればゲート
抵抗を低減する効果も得られる。

〔実施例〕

表面が（１００）面からなる半絶縁性Ｇ　ａ　Ａ　ｓ基
板上に、ＭＢＥ法により、アンドープＧ　ａ　Ａ　ｓ層
３０００人、濃度ｌＸｌ０”ｃｍ−３のｐ　　ＧａＡｓ
層３０００人、濃度３　Ｘ　１０”　ｃ　ｍ−’のｎ　
　ＧａＡｓ層２００人、アンドープＡＱｘＧａｌ−ｘＡ
ｓ層（Ｘ＝０．３）ＩＱＱ人、およびアンドープＧａＡ
ｓ層３５０人を、順にエピタキシャル成長させる。

熱ＣＶＤ法によりＳｉ○２膜１０００人をウェハ全面に
成膜する。ｎ”ＧａＡｓ層を選択成長する領域を開口す
るレジストパターンを、Ｓｉ○２膜上に形成する。ここ
で、選択成長する領域の境界線は、結晶面方位に対して
第２図（ａ）の関係にあるものとする。次に、レジスト
開口部のＳｉｏ。

膜をエツチング除去し、続いてレジストパターンを除去
することにより、ｎ”ＧａＡｓ層を選択的にエピタキシ
ャル成長するための８１０２マスクを形成する（第１図
（ａ））。

リン酸系Ｇ　ａ　Ａ　ｓエツチング液により、Ｓｉ○２
マスク開口部のＧ　ａ　Ａ　ｓ層またはＡ　Ｑ　Ｇ　ａ
　Ａ　ｓ層を表面から１０００人エツチングし、続いて
。

ＭＯＣＶＤ法によりＳｉＯ□マスク開口部にｎ＋Ｇ　ａ
　Ａ　ｓ層６０００人を選択エピタキシャル成長する（
第１図（ｂ））。この際に、選択成長したｎ”ＧａＡｓ
層の側面には（１１１）面があられれる。

Ｓ　ｉ　Ｏ，マスクをエツチングにより除去したのち、
再びウェハ全面に渡って５ｉｎ２膜５０００人を成膜す
る（第１図（Ｃ））。リフトオフ法により、ｎ”ＧａＡ
ｓ層の上面に、ＡｕＧｅ６００人、Ｎｉ１００人、Ａｕ
１２□ＯＯ人の３層からなるソース、ドレイン電極を形
成し、４００℃で合金化する（第１図（ｄ））。

ゲート電極を形成する領域を開口するレジストパターン
を、リソグラフィにより形成する（第１図（ｅ））。こ
こで、レジストパターン開口部の縁は、Ｓ　ｉ　Ｏ，傾
斜面上に位置するようにする。

ＣＨＦ□十Ｃ２ＦＧをエツチングガスとして用いた異方
性ドライエツチングによりレジスト開口部のＳｉｎ、膜
を５０００人エツチングし、ゲート開口部を形成する。

この際、ｎ”　ＧａＡｓ層の側面には５ｉｎ２側壁が形
成される（第１図（ｆ））。

次に、Ｔｉ　５００人、Ｐｔ５００人、　Ａｕ２０００
人の３層からなるゲート金属をウェハ全面に渡って蒸着
する。リフトオフ法により、レジストパターンと共に不
要なゲート金属を取り除き、ゲート電極を形成する（第
１図（ｇ））。

この方法により、絶縁膜側壁の厚さ０．１μｍ絶縁膜側
壁下部の寄生抵抗１０Ω以下のＦＥＴが、０．３μｍの
加工マージンを確保しつつ実現できた。

同一ウニバー面内に異なるしきい値を持つＦＥＴを作製
したい場合には、ソース、ドレイン電極を形成して合金
化処理を施した後、まず、第一のしきい値を持つＦＥＴ
のゲート電極を形成する領域を開口するレジストパター
ンを形成し、第１図（ｅ）〜（ｇ）の工程により、第一
のしきい値を持つＦＥＴを作製する。

次に、第二のしきい値を持つＦＥＴのゲート電極を形成
する領域を開口するレジストパターンを形成し、第１図
（ｅ）〜（ｆ）の工程によりゲート開口部を形成する。

エツチングガスにＣＣＱ２Ｆ２を用いた選択性ドライエ
ッチにより、ゲート開口部のアンドープＧ　ａ　Ａ　ｓ
層を選択的にエツチング除去する（第１図（ｈ））。こ
の工程を加えることにより、第二のしきい値として、第
一のしきい値より正側の値を得ることができる。Ｔｉ　
５００人、Ｐｔ５００人、Ａｕ２０００人の３層からな
るゲート金属をウェハ全面に渡って蒸着し、リフトオフ
法によりレジストパターンと共に不要なゲート金属を取
り除いて、第二のしきい値を持つＦＥＴのゲート電極を
形成する（第１図（ｉ））。

この方法により、しきい値−０，８ｖおよび＋０．２Ｖ
　のＦＥＴを同一基板上に作製することができた。

〔発明の効果〕

本発明では側面が順メサ方向に傾斜したｎ＋層をソース
・ドレイン領域に用いているため、寄生抵抗領域の長さ
とゲート加工のマージンがそれぞれ独立に決められる。

従って、十分な加工マージンを確保しつつ寄生抵抗を低
減し、ＦＥＴを高性能化できる。

【図面の簡単な説明】

第１図（ａ）〜（ｉ）は本発明にがかるＦＥＴの形成方
法の工程を示す断面図、第２図（ａ）は本発明で用いる
ｎ＋層成長前の基板の斜視図、第２図（ｂ）は本発明で
用いるｎ＋層の断面図、第３図（ａ）は従来技術により
形成されたＦＥＴのゲート電極部の断面図、第３図（ｂ
）は本発明に係るＦＥＴのゲート電極部の断面図、第４
図はゲート幅１０μｍ当りの寄生抵抗とゲート加工のマ
ージンの関係を示す図である。 １・・・Ｓｉｎ、マスク、２・・・アンドープＧ　ａ　
Ａ　ｓ層、３・・・アンドープＡ　Ｑ　Ｇ　ａ　Ａ　ｓ
層、４−ｎ　　ＧａＡｓ層、５−ｐ　　ＧａＡｓ層、６
・・・アンドープＧａＡｓ層、７・・・半絶縁性Ｇ　ａ
　Ａ　ｓ基板、８・・・ｎ”　ＧａＡｓ層。 ９・・・ＳｉＯ□膜、１０・・・ソース電極、１１・・
・ドレイン電極、１２・・・レジストパターン、１３・
・・ゲート電極、１９・・・能動層、２ｏ・・・基板、
２１・・・マスク、２２・・・ｎ＋層、２３・・・絶縁
膜側壁、２４・・・ゲート電極、Ｘ・・・寄生抵抗領域
の長さ、ｙ・・・ゲート加工のマージン、ａ・・・ゲー
ト電極の厚さ、ｂ・・・第 図 第 図はき） 書Ｉ＋エマーゾノ 　Ｈ ２３’／−２！ 猶 図 ェ　寄’ｆｊト↑ん４會ｙ八−衣ぎ ｌ　　グ°ゝト加工ｎマージン 仄、ケ°−ト也ヂこの厚さ ｂ　：　７７”／ｄ弓さ

Claims (1)

1. 【特許請求の範囲】 １、基板上に第１の半導体からなる能動層を形成し、該
   能動層上にソースおよびドレイン領域を開口するマスク
   を形成し、下地選択性を有する成長手段で該開口部のみ
   に選択的に側面が順メサ方向の傾斜面を有する不純物が
   ドープされた半導体層を成長し、その後絶縁膜を被着し
   、異方性ドライエッチングを行なって前記半導体層の側
   面に該絶縁膜を残置するとともにゲート開口部を形成し
   、該ゲート開口部にゲート電極を形成することを特徴と
   する電界効果型トランジスタの製造方法。 ２、前記第１項の電界効果型トランジスタの製造方法に
   おいて、特に、ドライエッチングによりゲート開口部を
   形成した後に、半導体能動層の表面側を一部エッチング
   除去し、続いて該ゲート開口部にゲート電極を形成する
   ことを特徴とする電界効果型トランジスタの製造方法。 ３、表面が（１００）面からなる基板、該基板上に形成
   された能動層、該能動層に接し、相対する側面が｛１１
   １｝面からなる一対の不純物がドープされた半導体層、
   該半導体層の側面に接する絶縁膜、前記一対の半導体層
   の間に位置し、前記能動層および前記絶縁膜に接するゲ
   ート電極を有することを特徴とする電界効果型トランジ
   スタ。