JPS61147578A - 半導体装置 - Google Patents
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- JPS61147578A JPS61147578A JP59270350A JP27035084A JPS61147578A JP S61147578 A JPS61147578 A JP S61147578A JP 59270350 A JP59270350 A JP 59270350A JP 27035084 A JP27035084 A JP 27035084A JP S61147578 A JPS61147578 A JP S61147578A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/432—Heterojunction gate for field effect devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置に関するものであって、ヘテロ接合
電界効果トランジスタに適用して最適なものである。
電界効果トランジスタに適用して最適なものである。
従来の技術
従来、この種の−＼テロ接合電界効果トランジスタとし
て、第３図に示すような高電子移動度トランジスタ（Ｈ
ｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａ
ｎｓｉｓｔｏｒ。
て、第３図に示すような高電子移動度トランジスタ（Ｈ
ｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａ
ｎｓｉｓｔｏｒ。
ＨＥＭＴ）が知られている。この第３図に示ず）ＩＥＭ
Ｔにおいては、半絶縁性ＧａＡｓ基板１上にアンドープ
のＧａＡｓ層２と、ｎ型＾／！、Ｇａ＋−９＾ｓ （ｘ
＝０．３）層３と、ｎ型ＧａＡｓ層４とが順次エビタギ
シャル成長され、このｎ型ＧａＡｓ層４上に゛ｒｉ／Ｐ
Ｃ／八Ｕから成るへ°−ト電極５、Ａｕ−Ｇｅから成る
ソース電極６及びドレイン電極７が形成されている。ま
たこれらのソース電極６及びドレイン電極７の子方にお
けるｎ型ＧａＡｓ層４、ｎ型ＡＩ Ｘ Ｇａ１−ＸＡｓ
Ａｓ層びＧａ４３層２中には、これらの半導体と上記ソ
ース電極６及びドレイン電極７を構成する＾ｕ−Ｇｅと
の合金層から成るソース領域８及びドレイン領域９か形
成されている。
Ｔにおいては、半絶縁性ＧａＡｓ基板１上にアンドープ
のＧａＡｓ層２と、ｎ型＾／！、Ｇａ＋−９＾ｓ （ｘ
＝０．３）層３と、ｎ型ＧａＡｓ層４とが順次エビタギ
シャル成長され、このｎ型ＧａＡｓ層４上に゛ｒｉ／Ｐ
Ｃ／八Ｕから成るへ°−ト電極５、Ａｕ−Ｇｅから成る
ソース電極６及びドレイン電極７が形成されている。ま
たこれらのソース電極６及びドレイン電極７の子方にお
けるｎ型ＧａＡｓ層４、ｎ型ＡＩ Ｘ Ｇａ１−ＸＡｓ
Ａｓ層びＧａ４３層２中には、これらの半導体と上記ソ
ース電極６及びドレイン電極７を構成する＾ｕ−Ｇｅと
の合金層から成るソース領域８及びドレイン領域９か形
成されている。
この第３図に示すＨＥＭＴにおいては、ＧａＡｓ層２の
うちのこのＧａＡｓ層２とｎ型＾ｅ ｇ Ｇａ１−ｘ
Ａｓ層：３とのへテロ接合１０に隣接する部分２．３に
誘起される二次元電子ガス層１２の濃度をケート電極５
に印加する電圧により制御することによってトレ・イン
電流を制御している。
うちのこのＧａＡｓ層２とｎ型＾ｅ ｇ Ｇａ１−ｘ
Ａｓ層：３とのへテロ接合１０に隣接する部分２．３に
誘起される二次元電子ガス層１２の濃度をケート電極５
に印加する電圧により制御することによってトレ・イン
電流を制御している。
上述の第３図に示す従来のＨＥＭＴを用いてＩＣを構成
する場合、しきい値電圧■い−０のＩＩＥＭＴが必要と
されることがある。このＶい−０のＨＥＭＴを作製する
ことは、原理的にはｎ型Ａ（！ ｘ Ｇａ＋−ｘ Ａｓ
層３のトナー濃度及び膜厚を所定値に制御することによ
り可能であるが、実際にはそれらの精密制御は極めて難
しく、従って■い−ＯのＨＥＭＴを作製することは極め
て難しい。
する場合、しきい値電圧■い−０のＩＩＥＭＴが必要と
されることがある。このＶい−０のＨＥＭＴを作製する
ことは、原理的にはｎ型Ａ（！ ｘ Ｇａ＋−ｘ Ａｓ
層３のトナー濃度及び膜厚を所定値に制御することによ
り可能であるが、実際にはそれらの精密制御は極めて難
しく、従って■い−ＯのＨＥＭＴを作製することは極め
て難しい。
また第３図に示すＨＥＭＴとは異なるヘテロ接合電界効
果トランジスタとして、第４図に示すようないわゆるＤ
Ｉ（（Ｄｏｕｂｌｅ Ｆｌｅｔｅｒｏ） ＭＩＳＦＥＴ
が知られている。このＤｌｌ旧５ＦＥＴにおいては、半
絶縁性ＧａＡｓ基板１上に設けられたアンドープのＧａ
Ａｓ層２上にアンドープのＡｅＸＧａｐ−、Ａｓ層１３
と、ｎ”型ＧａＡｓ層１４とが順次エピタキシャル成長
され、このｎ゛型ＧａＡｓ層１４上にｎ型ＧａＡｓ層か
ら成るゲート電極５、Ａｕ −Ｇｅから成るソース電極
６及びドレイン電極７が形成されている。また上述のｎ
゛型ＧａＡｓ層１４ミ ＾（！ＸＧａ＋−ｗ八Ｓ層１３
及へＧａＡｓ層２中には、ソース電極６及びドレイン電
極７形成前にゲート電極５をマスクとしてシリコン等の
ｎ型不純物をイオン注入することにより形成されたｎ′
型のソース領域８及びドレイン領域９が設けられている
。
果トランジスタとして、第４図に示すようないわゆるＤ
Ｉ（（Ｄｏｕｂｌｅ Ｆｌｅｔｅｒｏ） ＭＩＳＦＥＴ
が知られている。このＤｌｌ旧５ＦＥＴにおいては、半
絶縁性ＧａＡｓ基板１上に設けられたアンドープのＧａ
Ａｓ層２上にアンドープのＡｅＸＧａｐ−、Ａｓ層１３
と、ｎ”型ＧａＡｓ層１４とが順次エピタキシャル成長
され、このｎ゛型ＧａＡｓ層１４上にｎ型ＧａＡｓ層か
ら成るゲート電極５、Ａｕ −Ｇｅから成るソース電極
６及びドレイン電極７が形成されている。また上述のｎ
゛型ＧａＡｓ層１４ミ ＾（！ＸＧａ＋−ｗ八Ｓ層１３
及へＧａＡｓ層２中には、ソース電極６及びドレイン電
極７形成前にゲート電極５をマスクとしてシリコン等の
ｎ型不純物をイオン注入することにより形成されたｎ′
型のソース領域８及びドレイン領域９が設けられている
。
なおこの第４図に示すＤＨＭＩＳＦＥＴにおいては、ア
ンドープのＧａＡｓ層２とアンドープのＡｅＸＧａｐ−
ｘ Ａｓ層１３との間にヘテロ接合ｔＯａが、またｎ゛
型ＧａＡｓ層１４とアンドープの＾１．１Ｇａｐ−ＸＡ
ｓＡｌＢ１２間にヘテロ接合ｔａｂが形成されている。
ンドープのＧａＡｓ層２とアンドープのＡｅＸＧａｐ−
ｘ Ａｓ層１３との間にヘテロ接合ｔＯａが、またｎ゛
型ＧａＡｓ層１４とアンドープの＾１．１Ｇａｐ−ＸＡ
ｓＡｌＢ１２間にヘテロ接合ｔａｂが形成されている。
そして上記ＧａＡｓ層２のうちの上記へテロ接合１０ａ
に隣接する部分２ａに二次元電子ガス層１２が形成され
るようになっている。
に隣接する部分２ａに二次元電子ガス層１２が形成され
るようになっている。
この第４図に示すＤＨＭＩＳＦＥＴによれば、各ヘテロ
接合１０ａ、１０ｂにおけるバリアの高さをＥｌ＋Ｅ２
とすると、 ■い＝ Ｅ ＋ Ｅ ｚ となるので、Ｅ＋ ””ＥｚとすることによりＶい−０
のＦＥＴを作製することは容易であるが、ケート電極５
をｎ゛型ＧａＡｓ層１４にオーミック接触させるのが難
しいのみならず、ゲートリークを防止するための素子構
造の設計及びｖＭ造プロセスが極めて瀦しいという欠点
がある。
接合１０ａ、１０ｂにおけるバリアの高さをＥｌ＋Ｅ２
とすると、 ■い＝ Ｅ ＋ Ｅ ｚ となるので、Ｅ＋ ””ＥｚとすることによりＶい−０
のＦＥＴを作製することは容易であるが、ケート電極５
をｎ゛型ＧａＡｓ層１４にオーミック接触させるのが難
しいのみならず、ゲートリークを防止するための素子構
造の設計及びｖＭ造プロセスが極めて瀦しいという欠点
がある。
発明が解決しようとする問題点
本発明は、と述の問題にかんがみ、従来のへテロ接合電
界効果トランジスタが有するに述のような欠点を贋正し
た半導体装置を提供することを目的とする。
界効果トランジスタが有するに述のような欠点を贋正し
た半導体装置を提供することを目的とする。
問題点を解決するための手段
本発明に係る半導体装置は、ＧａＡｓ５板（例えば半絶
縁性Ｇ 、］Ａ ｓ基板１）と、このＧａＡｓ基板上に
設けられている低不純物濃度のＧａＡｓ層（例えばアン
ドープのＧａＡｓ層２）と、このＧａＡｓ層上に設けら
れている低不純物濃度のＡ Ｉ ＧａＡｓ層（例えばア
ンＦ−ブの八ｅ ｘ ｃｉｌｌ−Ｘ、 Ａｓ（ｘ＝０．
３）層１３）と、このＡｆｆＧａＡＳ層上に設けられて
いるシリコンまたはシリコン七金属との化合物から成る
ケート電極（例えば多結晶シリコンから成るゲート電極
５）と、に記へｅ ＧａＡｓ層上に設けられているソー
ス電極及びドレイン電極（例えばＡｕ−Ｇｅから成るソ
ース電極６及びドレイン電極７）とをそれぞれ具備して
いる。
縁性Ｇ 、］Ａ ｓ基板１）と、このＧａＡｓ基板上に
設けられている低不純物濃度のＧａＡｓ層（例えばアン
ドープのＧａＡｓ層２）と、このＧａＡｓ層上に設けら
れている低不純物濃度のＡ Ｉ ＧａＡｓ層（例えばア
ンＦ−ブの八ｅ ｘ ｃｉｌｌ−Ｘ、 Ａｓ（ｘ＝０．
３）層１３）と、このＡｆｆＧａＡＳ層上に設けられて
いるシリコンまたはシリコン七金属との化合物から成る
ケート電極（例えば多結晶シリコンから成るゲート電極
５）と、に記へｅ ＧａＡｓ層上に設けられているソー
ス電極及びドレイン電極（例えばＡｕ−Ｇｅから成るソ
ース電極６及びドレイン電極７）とをそれぞれ具備して
いる。
実施例
以下本発明に係る半導体装置をＨＥＭＴに適用した実施
例につき図面を参照しながら説明する。なお以下の第１
Ａ図〜第１Ｅ図及び第２Ａ図〜第２Ｄ図においては、第
３図及び第４図と同一部分には同一の符号を付し、必要
に応ｊ−（その説明を省略する。
例につき図面を参照しながら説明する。なお以下の第１
Ａ図〜第１Ｅ図及び第２Ａ図〜第２Ｄ図においては、第
３図及び第４図と同一部分には同一の符号を付し、必要
に応ｊ−（その説明を省略する。
まず本発明の第１実施例につき説明する。
まず第１実施例による）ＩＥＭＴの製造方法につき説明
する。
する。
第１Ａ図に示すように、まず￥−絶縁性ＧａＡｓ基板１
上にＭＢＥ法（またはＭ ＯＣＶ Ｄ法等）により例え
ば膜厚０．５〜１μｍのアンドープのＧａＡｓ層２及び
膜厚が数１００人のアンドープのｆ４ＮＸＧａ＋−ウ＾
ｓ（ｘ・０．３）層１３を順次エピタキシャル成長する
。
上にＭＢＥ法（またはＭ ＯＣＶ Ｄ法等）により例え
ば膜厚０．５〜１μｍのアンドープのＧａＡｓ層２及び
膜厚が数１００人のアンドープのｆ４ＮＸＧａ＋−ウ＾
ｓ（ｘ・０．３）層１３を順次エピタキシャル成長する
。
次に上記Ａ（１，Ｇａ、−８八５（ｘ＝０．３）層１３
ｈにＣＶＤ法によりシリコンの成長を１テう。この結
宋、第１Ｂ図に示すように、通常は多結晶／リコン膜１
５が形成される。
ｈにＣＶＤ法によりシリコンの成長を１テう。この結
宋、第１Ｂ図に示すように、通常は多結晶／リコン膜１
５が形成される。
次に第１Ｂ図に示すように、上記多結晶ンリ：１ン膜１
５上に所定形状のフォトレジスト１６を形成し、このフ
ォトレジスト１６をマスクとして多結晶シリコン膜１５
をエツチング除去して、第１Ｃ図に示すように、所定形
状の多結晶シリコン膜から成るケート電極５を形成する
。
５上に所定形状のフォトレジスト１６を形成し、このフ
ォトレジスト１６をマスクとして多結晶シリコン膜１５
をエツチング除去して、第１Ｃ図に示すように、所定形
状の多結晶シリコン膜から成るケート電極５を形成する
。
次に第１Ｄ図に示すように、全面にＡｕ−Ｇｅを蒸着し
てＡｕ−Ｇｅから成るソース電極６及びドレイン電極７
を形成する。この後、リフトオフを行うことにより、フ
ォトレジスト１６Ｌの＾ｕ−Ｇｅ膜１７をこのフォトレ
ジスト１６と共に除去する。
てＡｕ−Ｇｅから成るソース電極６及びドレイン電極７
を形成する。この後、リフトオフを行うことにより、フ
ォトレジスト１６Ｌの＾ｕ−Ｇｅ膜１７をこのフォトレ
ジスト１６と共に除去する。
次に所定温度で熱処理（アロイ処理）を行うことにより
、ソース電極６及びドレイン電極７を構成するＡｕ−Ｇ
ｅとＡ＃ＸＧａｐ−、Ａｓ層１３及びＧａＡｓ層２とを
合金化させて、第１Ｅ図に示すように、これらの合金層
から成るソース領域８及びドレイン領域９を形成して、
目的とするＨＥＭＴを完成させる。
、ソース電極６及びドレイン電極７を構成するＡｕ−Ｇ
ｅとＡ＃ＸＧａｐ−、Ａｓ層１３及びＧａＡｓ層２とを
合金化させて、第１Ｅ図に示すように、これらの合金層
から成るソース領域８及びドレイン領域９を形成して、
目的とするＨＥＭＴを完成させる。
この第１Ｅ図に示す第１実施例による）ＩＥＭＴによれ
ば、従来と同様に極めて電子移動度が高く高速動作の可
能なＨＥＭＴを得ることができるのみならず、次のよう
な理由により■い−Ｏとすることができる。ずなわら、
シリニ！ン及びＧ ｒｒ １１ ！；の＋ｉｉ Ｊ’
彰Ｊ…力はそれぞれ４．０５ｅＶ、４．０７ｅＶと極め
て近い値−（二ｒＥ＋ろか。
ば、従来と同様に極めて電子移動度が高く高速動作の可
能なＨＥＭＴを得ることができるのみならず、次のよう
な理由により■い−Ｏとすることができる。ずなわら、
シリニ！ン及びＧ ｒｒ １１ ！；の＋ｉｉ Ｊ’
彰Ｊ…力はそれぞれ４．０５ｅＶ、４．０７ｅＶと極め
て近い値−（二ｒＥ＋ろか。
上述の第１実施例によれば、多結晶ノリニｒンかＣ）成
るケート電極５とアンドープのＧａＡｓ層２との間にこ
れらよりもパントキャップか人きくよ、）二重ｆ親和力
が小さいアンドープのへ９ Ｍ Ｇ；＋１ Ｍ Ｑコ逼
ｌｉづ１３を設けているので、Ｖ ＋、 ｈ ＝ ０の
１１ト旧゛を得るご点かできる。
るケート電極５とアンドープのＧａＡｓ層２との間にこ
れらよりもパントキャップか人きくよ、）二重ｆ親和力
が小さいアンドープのへ９ Ｍ Ｇ；＋１ Ｍ Ｑコ逼
ｌｉづ１３を設けているので、Ｖ ＋、 ｈ ＝ ０の
１１ト旧゛を得るご点かできる。
またゲート電極５を多結晶シリコンて構成しているので
、既に確立されたシリ：ｒンの微細加下枝術や配線技術
等を用いることがＣき、にのため１（ヒＭＴのＩＣ化が
容易である。さらに、Ａ＋＋−Ｇｅから成るソース電極
６及びドレイン電極７ばシリ：１）に対してはオーミッ
ク接触とはならないので、ゲート耐圧が低下してゲート
リークが生ずるおそれか少ない。
、既に確立されたシリ：ｒンの微細加下枝術や配線技術
等を用いることがＣき、にのため１（ヒＭＴのＩＣ化が
容易である。さらに、Ａ＋＋−Ｇｅから成るソース電極
６及びドレイン電極７ばシリ：１）に対してはオーミッ
ク接触とはならないので、ゲート耐圧が低下してゲート
リークが生ずるおそれか少ない。
つぎに本発明の第２実施例につき説明する。
まず第２実施例によるＨＥＭＴの製造方法に−＝）き説
明する。
明する。
第１実施例で述べたと同様にして第１Ｂ図に示ずように
、半絶縁性ＧａＡｓ基板１上にアンドープのＧａＡｓ層
２、アンドープのＡｆｆ 、 Ｇａ、−、Ａｓ層１３及
び多結晶シリコン膜１５を形成した後、第２Ａ図に示す
ように多結晶シリコン膜１５上に例えばスパッタ法によ
りＡ／膜１９を形成する。
、半絶縁性ＧａＡｓ基板１上にアンドープのＧａＡｓ層
２、アンドープのＡｆｆ 、 Ｇａ、−、Ａｓ層１３及
び多結晶シリコン膜１５を形成した後、第２Ａ図に示す
ように多結晶シリコン膜１５上に例えばスパッタ法によ
りＡ／膜１９を形成する。
次にごのへ７！膜１９上に所定形状のフォトレジスト１
６を形成し、次いでこのフォトレジスト１６をマスクと
してＡｌ膜１９のエツチングを行うことにより、第２Ｂ
図に示すように所定形状の＾ｌ膜１９ａを形成した後、
このＡ／膜１９−ａをマスクとして多結晶シリコン膜１
５を等方性エツチングによりサイドエツチングすること
により、第２Ｃ図に示すように、Ａ１膜１９ａよりも幅
の狭い多結晶シリコン膜から成るゲート電極５を形成す
る。
６を形成し、次いでこのフォトレジスト１６をマスクと
してＡｌ膜１９のエツチングを行うことにより、第２Ｂ
図に示すように所定形状の＾ｌ膜１９ａを形成した後、
このＡ／膜１９−ａをマスクとして多結晶シリコン膜１
５を等方性エツチングによりサイドエツチングすること
により、第２Ｃ図に示すように、Ａ１膜１９ａよりも幅
の狭い多結晶シリコン膜から成るゲート電極５を形成す
る。
次にフォトレジスト１６をマスクとして第１実施例と同
様にＡｕ−Ｇｅの蒸着を行い、次いでリフトオフを行う
ことにより、第２Ｄ図に示すように、Ａｕ−Ｇｅから成
るソース電極６及びドレイン電極７をゲート電極５に対
してセルファラインで形成し、さらに第１実施例と同様
にしてソース領域８及びドレイン領域９を形成して、目
的とする）ＩＥＭＴを完成させる。
様にＡｕ−Ｇｅの蒸着を行い、次いでリフトオフを行う
ことにより、第２Ｄ図に示すように、Ａｕ−Ｇｅから成
るソース電極６及びドレイン電極７をゲート電極５に対
してセルファラインで形成し、さらに第１実施例と同様
にしてソース領域８及びドレイン領域９を形成して、目
的とする）ＩＥＭＴを完成させる。
この第２Ｄ図に示す第２実施例によるＨＥＭＴによれば
、第１実施例と同様な利点に加えて、す゛−ト電極５と
ソース電極６及びトレ・（’−”＋４４％ ７との間に
間隔Ｗ（＾ｌ膜１９ａのひさし部の長さＣ０二対応する
）をあけることができるので、す°−ト耐圧の低下の問
題をほとんど完全に解決１ろごとかできる。
、第１実施例と同様な利点に加えて、す゛−ト電極５と
ソース電極６及びトレ・（’−”＋４４％ ７との間に
間隔Ｗ（＾ｌ膜１９ａのひさし部の長さＣ０二対応する
）をあけることができるので、す°−ト耐圧の低下の問
題をほとんど完全に解決１ろごとかできる。
以上本発明を実施例につき説明したか、本発明は上述の
２つの実施例に限定されるｔ）のではなく本発明の技術
的思想に基づく種々の変形か「「Ｊ ｉｉｉ： ’２あ
る。例えば、必要に応じて多結晶シリ−１ン膜１５の成
長時にｐ型またはｐ型の不純物をトープして形成される
ｐ型またはｐ型の多結晶シリコン膜によりゲート電極５
を構成してもよい。この場合、ｎ型多結晶シリコン膜で
ケート電極５を構成すればノーマリ−・オン型のＨＥＭ
Ｔが得られ、またｐ型名結晶シリコン膜でゲート電極５
を１１．）成ずれは、ノ−マリー・オフ型のＨＥＭＴが
得られる。さらに、必要に応して多結晶シリコン膜１５
の代わりにポリサイドやシリザイト等のシリコンと金属
との化合物（金属間化合物）を用いてゲート電極５を構
成してもよい。
２つの実施例に限定されるｔ）のではなく本発明の技術
的思想に基づく種々の変形か「「Ｊ ｉｉｉ： ’２あ
る。例えば、必要に応じて多結晶シリ−１ン膜１５の成
長時にｐ型またはｐ型の不純物をトープして形成される
ｐ型またはｐ型の多結晶シリコン膜によりゲート電極５
を構成してもよい。この場合、ｎ型多結晶シリコン膜で
ケート電極５を構成すればノーマリ−・オン型のＨＥＭ
Ｔが得られ、またｐ型名結晶シリコン膜でゲート電極５
を１１．）成ずれは、ノ−マリー・オフ型のＨＥＭＴが
得られる。さらに、必要に応して多結晶シリコン膜１５
の代わりにポリサイドやシリザイト等のシリコンと金属
との化合物（金属間化合物）を用いてゲート電極５を構
成してもよい。
また上述の２つの実施例においては、ｌ。
Ｇａ１−８へＳ層１３のＸの値として０．３を用いたが
、これに限定されるものではなく、必要に応じて０．３
以外の値を用いることも可能である。さらにへＮ、Ｇａ
＋−ｘ八Ｓ層１３の代わりに、Ａ ｅ Ｇａ１ｎ、Ａｊ
’！ｌｎＩ’等の他の種類の半導体層を用いることも可
能である。なお八１！Ｘ Ｇａ＋−ｘ ＡｓＪｉｉ １
３等やＧａＡｓ層２は必要に応して低濃度の不純物を含
んでいてもよい。
、これに限定されるものではなく、必要に応じて０．３
以外の値を用いることも可能である。さらにへＮ、Ｇａ
＋−ｘ八Ｓ層１３の代わりに、Ａ ｅ Ｇａ１ｎ、Ａｊ
’！ｌｎＩ’等の他の種類の半導体層を用いることも可
能である。なお八１！Ｘ Ｇａ＋−ｘ ＡｓＪｉｉ １
３等やＧａＡｓ層２は必要に応して低濃度の不純物を含
んでいてもよい。
発明の効果
本発明に係る半導体装置によれば、しきい値電圧ＶＬｈ
か実質的に０の高電子移動度トランジスタを得ることが
可能である。
か実質的に０の高電子移動度トランジスタを得ることが
可能である。
第１Ａ図〜第１Ｅ図は本発明の第１実施例によるＨｒｉ
ＭＴの製造方法の一例を工程順に示す断面図、第２Ａ図
〜第２Ｄ図は本発明の第２実施例によるＨＥＭＴの製造
方法の一例を工程順に示す断面図、第３図は従来のＨＥ
ＭＴを示す断面図、第４図は従来のＤＨ旧５ＦＥＴを示
す断面図である。 なお図面に用いられた符ぢにおいて、 １−−−−−・−−一−−半絶縁性ＧａＡｓ基板２ −
−−−−−・−−−−・−−−ＧａＡｓ層３−−−−−
−−−−”−−−−−ｎ型 八ｎ、ｌＧａ＋−ｘ へＳ
層５−・−・−−−−−一−ケート電極 ６−一一一一−−−−−ソース電極 ７−−−−−−−−−−− ドレイン電極１０・−−一
−−−−−−−−−−−−ヘテロ接合１２−−−−−−
・−−−−−−−−−−二次元電子ガス層１３−−−−
−−−−−−−ＡＩＸＧａｌ−１ＩＡｓ層１５−−−−
−−−−−−−−・−多結晶シリコン膜である。
ＭＴの製造方法の一例を工程順に示す断面図、第２Ａ図
〜第２Ｄ図は本発明の第２実施例によるＨＥＭＴの製造
方法の一例を工程順に示す断面図、第３図は従来のＨＥ
ＭＴを示す断面図、第４図は従来のＤＨ旧５ＦＥＴを示
す断面図である。 なお図面に用いられた符ぢにおいて、 １−−−−−・−−一−−半絶縁性ＧａＡｓ基板２ −
−−−−−・−−−−・−−−ＧａＡｓ層３−−−−−
−−−−”−−−−−ｎ型 八ｎ、ｌＧａ＋−ｘ へＳ
層５−・−・−−−−−一−ケート電極 ６−一一一一−−−−−ソース電極 ７−−−−−−−−−−− ドレイン電極１０・−−一
−−−−−−−−−−−−ヘテロ接合１２−−−−−−
・−−−−−−−−−−二次元電子ガス層１３−−−−
−−−−−−−ＡＩＸＧａｌ−１ＩＡｓ層１５−−−−
−−−−−−−−・−多結晶シリコン膜である。
Claims (1)
- ＧａＡｓ基板と、このＧａＡｓ基板上に設けられている
低不純物濃度のＧａＡｓ層と、このＧａＡｓ層上に設け
られている低不純物濃度のＡｌＧａＡｓ層と、このＡｌ
ＧａＡｓ層上に設けられているシリコンまたはシリコン
と金属との化合物から成るゲート電極と、上記ＡｌＧａ
Ａｓ層上に設けられているソース電極及びドレイン電極
とをそれぞれ具備することを特徴とする半導体装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270350A JPS61147578A (ja) | 1984-12-21 | 1984-12-21 | 半導体装置 |
| KR1019850009394A KR940010557B1 (ko) | 1984-12-21 | 1985-12-13 | 반도체장치 |
| CA000497744A CA1238122A (en) | 1984-12-21 | 1985-12-16 | Semiconductor device |
| NL8503515A NL8503515A (nl) | 1984-12-21 | 1985-12-19 | Halfgeleiderinrichting. |
| DE3545434A DE3545434C2 (de) | 1984-12-21 | 1985-12-20 | Halbleitereinrichtung |
| GB08531441A GB2168847B (en) | 1984-12-21 | 1985-12-20 | Semiconductor devices |
| FR858518969A FR2582152B1 (fr) | 1984-12-21 | 1985-12-20 | Dispositif a semiconducteur de type transistor a effet de champ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270350A JPS61147578A (ja) | 1984-12-21 | 1984-12-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61147578A true JPS61147578A (ja) | 1986-07-05 |
Family
ID=17485034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59270350A Pending JPS61147578A (ja) | 1984-12-21 | 1984-12-21 | 半導体装置 |
Country Status (7)
| Country | Link |
|---|---|
| JP (1) | JPS61147578A (ja) |
| KR (1) | KR940010557B1 (ja) |
| CA (1) | CA1238122A (ja) |
| DE (1) | DE3545434C2 (ja) |
| FR (1) | FR2582152B1 (ja) |
| GB (1) | GB2168847B (ja) |
| NL (1) | NL8503515A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8723378B2 (en) | 2008-09-23 | 2014-05-13 | Aerovironment, Inc. | Stator winding heat sink configuration |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2600821B1 (fr) * | 1986-06-30 | 1988-12-30 | Thomson Csf | Dispositif semi-conducteur a heterojonction et double canal, son application a un transistor a effet de champ, et son application a un dispositif de transductance negative |
| DE59010851D1 (de) * | 1989-04-27 | 1998-11-12 | Max Planck Gesellschaft | Halbleiterstruktur mit einer 2D-Ladungsträgerschicht und Herstellungsverfahren |
| US5385865A (en) * | 1990-04-26 | 1995-01-31 | Max-Planck-Gesellschaft Zur Forderung Der Wissenschaften | Method of generating active semiconductor structures by means of starting structures which have a 2D charge carrier layer parallel to the surface |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212182A (ja) * | 1982-06-03 | 1983-12-09 | Fujitsu Ltd | 半導体装置 |
| JPS61295671A (ja) * | 1985-06-21 | 1986-12-26 | ハネウエル・インコ−ポレ−テツド | 相補形プレ−ナ・ヘテロ構造ｉｃおよびその製造方法 |
-
1984
- 1984-12-21 JP JP59270350A patent/JPS61147578A/ja active Pending
-
1985
- 1985-12-13 KR KR1019850009394A patent/KR940010557B1/ko not_active IP Right Cessation
- 1985-12-16 CA CA000497744A patent/CA1238122A/en not_active Expired
- 1985-12-19 NL NL8503515A patent/NL8503515A/nl unknown
- 1985-12-20 GB GB08531441A patent/GB2168847B/en not_active Expired
- 1985-12-20 DE DE3545434A patent/DE3545434C2/de not_active Expired - Fee Related
- 1985-12-20 FR FR858518969A patent/FR2582152B1/fr not_active Expired
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8723378B2 (en) | 2008-09-23 | 2014-05-13 | Aerovironment, Inc. | Stator winding heat sink configuration |
| US9748809B2 (en) | 2008-09-23 | 2017-08-29 | Aerovironment, Inc. | Stator winding heat sink configuration |
| US10103592B2 (en) | 2008-09-23 | 2018-10-16 | Aerovironment, Inc. | Stator winding heat sink configuration |
| US11581769B2 (en) | 2008-09-23 | 2023-02-14 | Aerovironment, Inc. | Stator winding heat sink configuration |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940010557B1 (ko) | 1994-10-24 |
| GB2168847A (en) | 1986-06-25 |
| CA1238122A (en) | 1988-06-14 |
| KR860005452A (ko) | 1986-07-23 |
| DE3545434C2 (de) | 1995-07-20 |
| DE3545434A1 (de) | 1986-07-03 |
| GB2168847B (en) | 1988-05-25 |
| FR2582152B1 (fr) | 1989-12-08 |
| FR2582152A1 (fr) | 1986-11-21 |
| NL8503515A (nl) | 1986-07-16 |
| GB8531441D0 (en) | 1986-02-05 |
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