JPH05121448A - 化合物半導体装置及びその製造方法 - Google Patents
化合物半導体装置及びその製造方法Info
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- JPH05121448A JPH05121448A JP3313739A JP31373991A JPH05121448A JP H05121448 A JPH05121448 A JP H05121448A JP 3313739 A JP3313739 A JP 3313739A JP 31373991 A JP31373991 A JP 31373991A JP H05121448 A JPH05121448 A JP H05121448A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 ゲート長の短縮に伴うゲート抵抗の増大を抑
制でき、かつソース−ゲート両電極間隔が小さく、ソー
ス抵抗の低い高性能の電界効果トランジスタを得る。 【構成】 リセス溝１５側壁部に内壁面がその上端部に
おいて上記リセス溝の外側に広がった形状を有する絶縁
体側壁１０を設け、これをマスクとして金属蒸着を行っ
て、リセス溝底部上及び絶縁体側壁内面上にゲート電極
２１を、リセス溝以外のＩｎＧａＡｓ層６上に上記絶縁
体からなる側壁１０の上端部の外端に整合して蒸着形成
されたノンアロイオーミックコンタクトのソース及びド
レイン電極２０を形成した構成とした。
制でき、かつソース−ゲート両電極間隔が小さく、ソー
ス抵抗の低い高性能の電界効果トランジスタを得る。 【構成】 リセス溝１５側壁部に内壁面がその上端部に
おいて上記リセス溝の外側に広がった形状を有する絶縁
体側壁１０を設け、これをマスクとして金属蒸着を行っ
て、リセス溝底部上及び絶縁体側壁内面上にゲート電極
２１を、リセス溝以外のＩｎＧａＡｓ層６上に上記絶縁
体からなる側壁１０の上端部の外端に整合して蒸着形成
されたノンアロイオーミックコンタクトのソース及びド
レイン電極２０を形成した構成とした。
Description
【０００１】
【産業上の利用分野】この発明は、電界効果型の化合物
半導体装置に関し、特にゲート・ソース電極間隔及びゲ
ート・ドレイン電極間隔が小さく、かつゲート抵抗の小
さい高性能化合物半導体装置及びその製造方法に関する
ものである。
半導体装置に関し、特にゲート・ソース電極間隔及びゲ
ート・ドレイン電極間隔が小さく、かつゲート抵抗の小
さい高性能化合物半導体装置及びその製造方法に関する
ものである。
【０００２】
【従来の技術】ガリウム砒素（ＧａＡｓ）等の化合物半
導体を利用した高電子移動度トランジスタ（ＨＥＭＴ）
等の電界効果トランジスタにおいては、その特性向上の
ため、ゲート長が短く、かつ低抵抗のゲート電極が要求
され、この要求を満たす断面Ｔ字型のゲート電極の形成
方法が従来種々発表されている。
導体を利用した高電子移動度トランジスタ（ＨＥＭＴ）
等の電界効果トランジスタにおいては、その特性向上の
ため、ゲート長が短く、かつ低抵抗のゲート電極が要求
され、この要求を満たす断面Ｔ字型のゲート電極の形成
方法が従来種々発表されている。
【０００３】図３は例えば特開昭６１−７７３７０号公
報に示されたゲート電極の形成方法を参考にして作製し
た、従来の電界効果トランジスタを示す断面図であり、
図において、３１は半絶縁性ＧａＡｓ基板である。高純
度ＧａＡｓバッファ層３２は基板３１上に配置され、ｎ
型（以下ｎ−と記す）ＡｌＧａＡｓ層３３はバッファ層
３２上に配置され、高濃度ｎ型（以下ｎ+ −と記す）Ｇ
ａＡｓ層３４はＡｌＧａＡｓ層３３上に配置される。ソ
ース，ドレイン電極であるオーミック電極３５はｎ+ −
ＧａＡｓ層３４上に所定距離をおいて対向して設けられ
る。ｎ+ −ＧａＡｓ層３４のオーミック電極３５間の所
定箇所にはストライプ状のリセス溝３６が設けられ、断
面Ｔ型のゲート電極３７はリセス溝３６部に露出したＡ
ｌＧａＡｓ層３３上に配置される。バッファ層３２内の
ＡｌＧａＡｓ層３３との界面近傍には、ＡｌＧａＡｓ層
３３から供給される電子が蓄積された２次元電子ガス層
３８が形成される。
報に示されたゲート電極の形成方法を参考にして作製し
た、従来の電界効果トランジスタを示す断面図であり、
図において、３１は半絶縁性ＧａＡｓ基板である。高純
度ＧａＡｓバッファ層３２は基板３１上に配置され、ｎ
型（以下ｎ−と記す）ＡｌＧａＡｓ層３３はバッファ層
３２上に配置され、高濃度ｎ型（以下ｎ+ −と記す）Ｇ
ａＡｓ層３４はＡｌＧａＡｓ層３３上に配置される。ソ
ース，ドレイン電極であるオーミック電極３５はｎ+ −
ＧａＡｓ層３４上に所定距離をおいて対向して設けられ
る。ｎ+ −ＧａＡｓ層３４のオーミック電極３５間の所
定箇所にはストライプ状のリセス溝３６が設けられ、断
面Ｔ型のゲート電極３７はリセス溝３６部に露出したＡ
ｌＧａＡｓ層３３上に配置される。バッファ層３２内の
ＡｌＧａＡｓ層３３との界面近傍には、ＡｌＧａＡｓ層
３３から供給される電子が蓄積された２次元電子ガス層
３８が形成される。
【０００４】次に、この電界効果トランジスタの製造方
法を図４に沿って説明する。図４において、図３と同一
符号は同一または相当部分である。まず、図４(a) に示
すように、半絶縁性ＧａＡｓ基板３１上にＧａＡｓバッ
ファ層３２，ｎ−ＡｌＧａＡｓ層３３及びｎ+ −ＧａＡ
ｓ層３４を順次エピタキシャル成長する。この後、レジ
ストを用いた蒸着リフトオフ法により、ｎ+ −ＧａＡｓ
層３４上に、図４(b) に示すように、所定距離をおいて
対向するオーミック電極３５を形成する。
法を図４に沿って説明する。図４において、図３と同一
符号は同一または相当部分である。まず、図４(a) に示
すように、半絶縁性ＧａＡｓ基板３１上にＧａＡｓバッ
ファ層３２，ｎ−ＡｌＧａＡｓ層３３及びｎ+ −ＧａＡ
ｓ層３４を順次エピタキシャル成長する。この後、レジ
ストを用いた蒸着リフトオフ法により、ｎ+ −ＧａＡｓ
層３４上に、図４(b) に示すように、所定距離をおいて
対向するオーミック電極３５を形成する。
【０００５】次に、図４(c) に示すように、オーミック
電極３５を含むｎ+ −ＧａＡｓ層３４上に、膜厚約２０
００オングストロームの下層レジスト膜４０，膜厚約１
μｍの上層レジスト膜４１を順次塗付形成する。ここで
上層レジスト膜４１は高感度のものを用い、下層レジス
ト膜４０は上層レジスト膜４１よりは低感度のものを用
いる。
電極３５を含むｎ+ −ＧａＡｓ層３４上に、膜厚約２０
００オングストロームの下層レジスト膜４０，膜厚約１
μｍの上層レジスト膜４１を順次塗付形成する。ここで
上層レジスト膜４１は高感度のものを用い、下層レジス
ト膜４０は上層レジスト膜４１よりは低感度のものを用
いる。
【０００６】次に、電子ビーム露光法により、オーミッ
ク電極３５間上の下層レジスト４０，上層レジスト４１
をストライプ状に露光して、ゲート電極形成のためのパ
ターンを形成する。ここで電子ビームの照射量，強度を
ゲート中央部で大きく、その両側で小さくすることで、
照射量，強度の大きいゲート中央部では下層レジスト膜
４０まで露光され、照射量，強度の小さい領域では上層
レジスト膜４１のみが露光され、これを現像することに
より、図４(d) に示すように、下層レジスト４０，上層
レジスト４１をパターン形成することができる。
ク電極３５間上の下層レジスト４０，上層レジスト４１
をストライプ状に露光して、ゲート電極形成のためのパ
ターンを形成する。ここで電子ビームの照射量，強度を
ゲート中央部で大きく、その両側で小さくすることで、
照射量，強度の大きいゲート中央部では下層レジスト膜
４０まで露光され、照射量，強度の小さい領域では上層
レジスト膜４１のみが露光され、これを現像することに
より、図４(d) に示すように、下層レジスト４０，上層
レジスト４１をパターン形成することができる。
【０００７】次に、下層レジスト４０をマスクにｎ+ −
ＧａＡｓ層５をウェットエッチングすることによりリセ
ス溝３６を形成し、この後ウエハ全面に、図４(e) に示
すように、ゲート電極用金属４５を蒸着する。
ＧａＡｓ層５をウェットエッチングすることによりリセ
ス溝３６を形成し、この後ウエハ全面に、図４(e) に示
すように、ゲート電極用金属４５を蒸着する。
【０００８】この後、上層レジスト膜４１上のゲート電
極用金属４５を、レジスト膜４１，４０を除去すること
により、リフトオフ除去して、図４(f) に示す電界効果
トランジスタが得られる。
極用金属４５を、レジスト膜４１，４０を除去すること
により、リフトオフ除去して、図４(f) に示す電界効果
トランジスタが得られる。
【０００９】この従来の製造方法によれば、高感度の上
層レジストと低感度の下層レジストからなる２層のレジ
スト膜を、場所によって照射量，強度を変化させた電子
ビーム露光によりパターン形成し、金属蒸着及びリフト
オフの技法を用いてゲート電極を形成するようにしたか
ら、簡単な工程で、微細なＴ型ゲートを形成することが
でき、ゲート長の短縮に伴うゲート抵抗の増大が抑制さ
れるため、高周波領域においても高性能な電界効果トラ
ンジスタが得られる。
層レジストと低感度の下層レジストからなる２層のレジ
スト膜を、場所によって照射量，強度を変化させた電子
ビーム露光によりパターン形成し、金属蒸着及びリフト
オフの技法を用いてゲート電極を形成するようにしたか
ら、簡単な工程で、微細なＴ型ゲートを形成することが
でき、ゲート長の短縮に伴うゲート抵抗の増大が抑制さ
れるため、高周波領域においても高性能な電界効果トラ
ンジスタが得られる。
【００１０】しかし、上記方法においては、図４(c) の
工程でレジストを塗布する際に、オーミック電極３５が
形成されているために、その段差部においてレジストの
塗布ムラが生じ、レジストのパターニング精度が悪くな
る。また、図４(d) の工程においてマスクの位置ずれ等
により、ゲート・ソース間の距離がばらつき、完成した
半導体装置の特性にばらつきが生ずるという問題点があ
る。
工程でレジストを塗布する際に、オーミック電極３５が
形成されているために、その段差部においてレジストの
塗布ムラが生じ、レジストのパターニング精度が悪くな
る。また、図４(d) の工程においてマスクの位置ずれ等
により、ゲート・ソース間の距離がばらつき、完成した
半導体装置の特性にばらつきが生ずるという問題点があ
る。
【００１１】図５は例えば特開平３−２１０３２号公報
に開示されたゲート電極の形成方法を用いて電界効果ト
ランジスタを製造する方法を示す断面工程図である。ま
ず、図５(a) に示すように、活性領域を有する半導体基
板５０上に膜厚約２０００オングストロームのレジスト
膜５１を塗布し、レジスト膜５１上に膜厚１００００オ
ングストロームのポリイミド膜５２を形成する。
に開示されたゲート電極の形成方法を用いて電界効果ト
ランジスタを製造する方法を示す断面工程図である。ま
ず、図５(a) に示すように、活性領域を有する半導体基
板５０上に膜厚約２０００オングストロームのレジスト
膜５１を塗布し、レジスト膜５１上に膜厚１００００オ
ングストロームのポリイミド膜５２を形成する。
【００１２】次に、蒸着リフトオフの技術を用いて、図
５(b) に示すように、ポリイミド膜５２上に、ゲート長
に相当する幅のストライプ状の開口５４を有する膜厚５
００オングストローム程度のアルミ膜５３を形成する。
次に、アルミ膜５３をマスクとして、ポリイミド膜５２
及びレジスト膜５１をＯ2 プラズマを用いてドライエッ
チングし、図５(c) に示すように、開口５５を形成す
る。
５(b) に示すように、ポリイミド膜５２上に、ゲート長
に相当する幅のストライプ状の開口５４を有する膜厚５
００オングストローム程度のアルミ膜５３を形成する。
次に、アルミ膜５３をマスクとして、ポリイミド膜５２
及びレジスト膜５１をＯ2 プラズマを用いてドライエッ
チングし、図５(c) に示すように、開口５５を形成す
る。
【００１３】この後、ウエハを、エチレンジアミン溶液
とヒドラジンピドラード溶液の混合液に浸漬して、ポリ
イミド膜５２をエッチングする。このエッチングによ
り、図５(d) に示すように、ポリイミド膜５２の開口の
幅が拡がる。次いで、Ｈ3 ＰＯ4 溶液とＨ2 Ｏの混合液
により、図５(e) に示すように、アルミ膜５３を除去す
る。
とヒドラジンピドラード溶液の混合液に浸漬して、ポリ
イミド膜５２をエッチングする。このエッチングによ
り、図５(d) に示すように、ポリイミド膜５２の開口の
幅が拡がる。次いで、Ｈ3 ＰＯ4 溶液とＨ2 Ｏの混合液
により、図５(e) に示すように、アルミ膜５３を除去す
る。
【００１４】この後、図５(f) に示すように、ウエハ全
面に、例えばＴｉ／Ｐｔ／Ａｕ等のゲート金属膜５６を
蒸着する。この後、アセトン溶液を用いて、ポリイミド
膜５２及びレジスト膜５１を除去することにより、ポリ
イミド膜５２上のゲート金属をリフトオフして、図５
(g)に示すように、基台部５７と庇部５８からなるＴ型
ゲートを得る。このゲート電極形成方法においては、ポ
リイミド膜５２の選択エッチングを利用してゲートの庇
部を形成しているため、基台部と庇部のずれのないもの
を形成できる。
面に、例えばＴｉ／Ｐｔ／Ａｕ等のゲート金属膜５６を
蒸着する。この後、アセトン溶液を用いて、ポリイミド
膜５２及びレジスト膜５１を除去することにより、ポリ
イミド膜５２上のゲート金属をリフトオフして、図５
(g)に示すように、基台部５７と庇部５８からなるＴ型
ゲートを得る。このゲート電極形成方法においては、ポ
リイミド膜５２の選択エッチングを利用してゲートの庇
部を形成しているため、基台部と庇部のずれのないもの
を形成できる。
【００１５】次に、ウエハ全面に、図５(h) に示すよう
に、Ａｕ系の金属５９を蒸着し、加熱処理により基板上
に付着した金属を半導体層と合金化してソース，ドレイ
ン電極となるオーミック電極を形成する。
に、Ａｕ系の金属５９を蒸着し、加熱処理により基板上
に付着した金属を半導体層と合金化してソース，ドレイ
ン電極となるオーミック電極を形成する。
【００１６】このような方法によれば、ゲート電極に対
してセルフアラインにソース，ドレイン電極を形成する
ことができるため、ゲート・ソース間の距離がばらつい
て特性に影響を与えることもなく、またマスクアライメ
ントの精度以上に、ゲート・ソース間の距離を小さくす
ることができ、ゲート・ソース間抵抗が低減された高性
能の装置を得ることができる。さらに、ゲート電極上に
堆積した金属５９は、基台部５７と庇部５８からなる下
層のＴ型ゲートよりも低抵抗の金属であるため、ゲート
電極抵抗を低減する役割を果たし、装置の高周波特性を
向上することが可能である。
してセルフアラインにソース，ドレイン電極を形成する
ことができるため、ゲート・ソース間の距離がばらつい
て特性に影響を与えることもなく、またマスクアライメ
ントの精度以上に、ゲート・ソース間の距離を小さくす
ることができ、ゲート・ソース間抵抗が低減された高性
能の装置を得ることができる。さらに、ゲート電極上に
堆積した金属５９は、基台部５７と庇部５８からなる下
層のＴ型ゲートよりも低抵抗の金属であるため、ゲート
電極抵抗を低減する役割を果たし、装置の高周波特性を
向上することが可能である。
【００１７】
【発明が解決しようとする課題】図５に示す方法で電界
効果トランジスタを作製する際、ゲート電極抵抗をさら
に低減して特性の向上を図るために、下層のＴ型ゲート
電極上に堆積される金属層５９の層厚を厚くした場合、
同時に堆積されるオーミック電極の層厚も厚くなり、図
６に示すように、ゲート電極と短絡してしまうため、十
分なゲート電極抵抗の低減が行えないという問題点があ
った。ここで、レジスト膜５１の膜厚を厚くすることに
より、Ｔ型ゲートの基台部５７の高さを高くして、オー
ミック電極の層厚が厚くなってもゲート電極と短絡しな
いようにすることが考えられるが、蒸着においては基板
平面に対して垂直に金属が堆積していくため、蒸着する
ゲート金属５６の層厚よりもレジスト膜５１の膜厚を厚
くすることができず、この方法によるゲート電極抵抗の
低減には限界があった。また、図３，図５のいずれの方
法においても、２回の金属蒸着工程を必要とするため、
工程が煩雑であるという問題点があった。
効果トランジスタを作製する際、ゲート電極抵抗をさら
に低減して特性の向上を図るために、下層のＴ型ゲート
電極上に堆積される金属層５９の層厚を厚くした場合、
同時に堆積されるオーミック電極の層厚も厚くなり、図
６に示すように、ゲート電極と短絡してしまうため、十
分なゲート電極抵抗の低減が行えないという問題点があ
った。ここで、レジスト膜５１の膜厚を厚くすることに
より、Ｔ型ゲートの基台部５７の高さを高くして、オー
ミック電極の層厚が厚くなってもゲート電極と短絡しな
いようにすることが考えられるが、蒸着においては基板
平面に対して垂直に金属が堆積していくため、蒸着する
ゲート金属５６の層厚よりもレジスト膜５１の膜厚を厚
くすることができず、この方法によるゲート電極抵抗の
低減には限界があった。また、図３，図５のいずれの方
法においても、２回の金属蒸着工程を必要とするため、
工程が煩雑であるという問題点があった。
【００１８】この発明は上記のような問題点を解消する
ためになされたもので、ゲート・ソース間抵抗を低減で
きるとともに、ゲート長の短縮に伴うゲート抵抗の増大
も十分に抑制することができる化合物半導体装置及びそ
の製造方法を得ることを目的とする。
ためになされたもので、ゲート・ソース間抵抗を低減で
きるとともに、ゲート長の短縮に伴うゲート抵抗の増大
も十分に抑制することができる化合物半導体装置及びそ
の製造方法を得ることを目的とする。
【００１９】
【課題を解決するための手段】この発明に係る化合物半
導体装置は、半絶縁性化合物半導体基板上に形成された
最上層がＩｎＧａＡｓ層である複数層の化合物半導体エ
ピタキシャル成長層と、該化合物半導体エピタキシャル
成長層の所定領域に少なくとも上記ＩｎＧａＡｓ層を除
去して形成されたリセス溝と、該リセス溝側壁部に設け
られたその内壁面がその上端部において上記リセス溝の
外側に広がった形状を有する絶縁体側壁と、上記リセス
溝底部上及び上記絶縁体からなる側壁の内壁面上に蒸着
形成されたゲート電極と、上記リセス溝の両側の上記Ｉ
ｎＧａＡｓ層上に上記絶縁体からなる側壁の上端部の外
端に整合して蒸着形成されたソース及びドレイン電極と
を備えたものである。
導体装置は、半絶縁性化合物半導体基板上に形成された
最上層がＩｎＧａＡｓ層である複数層の化合物半導体エ
ピタキシャル成長層と、該化合物半導体エピタキシャル
成長層の所定領域に少なくとも上記ＩｎＧａＡｓ層を除
去して形成されたリセス溝と、該リセス溝側壁部に設け
られたその内壁面がその上端部において上記リセス溝の
外側に広がった形状を有する絶縁体側壁と、上記リセス
溝底部上及び上記絶縁体からなる側壁の内壁面上に蒸着
形成されたゲート電極と、上記リセス溝の両側の上記Ｉ
ｎＧａＡｓ層上に上記絶縁体からなる側壁の上端部の外
端に整合して蒸着形成されたソース及びドレイン電極と
を備えたものである。
【００２０】また、この発明に係る化合物半導体装置の
製造方法は、表面に最上層がＩｎＧａＡｓ層である複数
層の化合物半導体エピタキシャル成長層を結晶成長した
化合物半導体基板上に第１，第２の絶縁膜を順次堆積
し、上記第２の絶縁膜上にゲート電極形成位置に開口を
有するホトレジストパターンを形成し、これをマスクと
して上記第２，第１の絶縁膜のエッチングを行い、第１
の絶縁膜に比べ、第２の絶縁膜がアンダーカットが大き
くなるように、第１及び第２の絶縁膜を加工した後、第
１の絶縁膜をマスクに上記化合物半導体エピタキシャル
成長層の一部をエッチングしてリセス溝を形成し、この
後、上記第１及び第２の絶縁膜並びに上記リセス溝の側
壁のみに第３の絶縁膜を形成し、第１及び第２の絶縁膜
を除去した後、金属蒸着を行いリセス溝底部及び第３の
絶縁膜上にゲート電極を、ＩｎＧａＡｓ層上にソース・
ドレイン電極を形成するようにしたものである。
製造方法は、表面に最上層がＩｎＧａＡｓ層である複数
層の化合物半導体エピタキシャル成長層を結晶成長した
化合物半導体基板上に第１，第２の絶縁膜を順次堆積
し、上記第２の絶縁膜上にゲート電極形成位置に開口を
有するホトレジストパターンを形成し、これをマスクと
して上記第２，第１の絶縁膜のエッチングを行い、第１
の絶縁膜に比べ、第２の絶縁膜がアンダーカットが大き
くなるように、第１及び第２の絶縁膜を加工した後、第
１の絶縁膜をマスクに上記化合物半導体エピタキシャル
成長層の一部をエッチングしてリセス溝を形成し、この
後、上記第１及び第２の絶縁膜並びに上記リセス溝の側
壁のみに第３の絶縁膜を形成し、第１及び第２の絶縁膜
を除去した後、金属蒸着を行いリセス溝底部及び第３の
絶縁膜上にゲート電極を、ＩｎＧａＡｓ層上にソース・
ドレイン電極を形成するようにしたものである。
【００２１】
【作用】この発明においては、半絶縁性化合物半導体基
板上に形成された最上層がＩｎＧａＡｓ層である複数層
の化合物半導体エピタキシャル成長層と、該化合物半導
体エピタキシャル成長層の所定領域に少なくとも上記Ｉ
ｎＧａＡｓ層を除去して形成されたリセス溝と、該リセ
ス溝側壁部に設けられたその内壁面がその上端部におい
て上記リセス溝の外側に広がった形状を有する絶縁体側
壁と、上記リセス溝底部上及び上記絶縁体からなる側壁
の内壁面上に蒸着形成されたゲート電極と、上記リセス
溝の両側の上記ＩｎＧａＡｓ層上に上記絶縁体からなる
側壁の上端部の外端に整合して蒸着形成されたソース及
びドレイン電極とを備えた構成としたから、ゲート・ソ
ース間の距離がマスクアライメントの精度以上に小さ
く、ゲート・ソース間抵抗を小さくできるとともに、蒸
着金属の層厚を厚くしても短絡の恐れがないため、ゲー
ト電極抵抗を十分低減したものが実現できる。
板上に形成された最上層がＩｎＧａＡｓ層である複数層
の化合物半導体エピタキシャル成長層と、該化合物半導
体エピタキシャル成長層の所定領域に少なくとも上記Ｉ
ｎＧａＡｓ層を除去して形成されたリセス溝と、該リセ
ス溝側壁部に設けられたその内壁面がその上端部におい
て上記リセス溝の外側に広がった形状を有する絶縁体側
壁と、上記リセス溝底部上及び上記絶縁体からなる側壁
の内壁面上に蒸着形成されたゲート電極と、上記リセス
溝の両側の上記ＩｎＧａＡｓ層上に上記絶縁体からなる
側壁の上端部の外端に整合して蒸着形成されたソース及
びドレイン電極とを備えた構成としたから、ゲート・ソ
ース間の距離がマスクアライメントの精度以上に小さ
く、ゲート・ソース間抵抗を小さくできるとともに、蒸
着金属の層厚を厚くしても短絡の恐れがないため、ゲー
ト電極抵抗を十分低減したものが実現できる。
【００２２】また、この発明における化合物半導体装置
の製造方法は、表面に最上層がＩｎＧａＡｓ層である複
数層の化合物半導体エピタキシャル成長層を結晶成長し
た化合物半導体基板上に第１，第２の絶縁膜を順次堆積
し、上記第２の絶縁膜上にゲート電極形成位置に開口を
有するホトレジストパターンを形成し、これをマスクと
して上記第２，第１の絶縁膜のエッチングを行い、第１
の絶縁膜に比べ、第２の絶縁膜がアンダーカットが大き
くなるように、第１及び第２の絶縁膜を加工した後、第
１の絶縁膜をマスクに上記化合物半導体エピタキシャル
成長層の一部をエッチングしてリセス溝を形成し、この
後、上記第１及び第２の絶縁膜並びに上記リセス溝の側
壁のみに第３の絶縁膜を形成し、第１及び第２の絶縁膜
を除去した後、金属蒸着を行いリセス溝底部及び第３の
絶縁膜上にゲート電極を、ＩｎＧａＡｓ層上にソース・
ドレイン電極を形成するようにしたから、ソース・ドレ
イン電極はノンアロイでオーミックコンタクトとなり、
簡単な工程で、ゲート・ソース間抵抗が小さく、ゲート
電極抵抗も十分に抑制できる化合物半導体装置を作製す
ることができる。
の製造方法は、表面に最上層がＩｎＧａＡｓ層である複
数層の化合物半導体エピタキシャル成長層を結晶成長し
た化合物半導体基板上に第１，第２の絶縁膜を順次堆積
し、上記第２の絶縁膜上にゲート電極形成位置に開口を
有するホトレジストパターンを形成し、これをマスクと
して上記第２，第１の絶縁膜のエッチングを行い、第１
の絶縁膜に比べ、第２の絶縁膜がアンダーカットが大き
くなるように、第１及び第２の絶縁膜を加工した後、第
１の絶縁膜をマスクに上記化合物半導体エピタキシャル
成長層の一部をエッチングしてリセス溝を形成し、この
後、上記第１及び第２の絶縁膜並びに上記リセス溝の側
壁のみに第３の絶縁膜を形成し、第１及び第２の絶縁膜
を除去した後、金属蒸着を行いリセス溝底部及び第３の
絶縁膜上にゲート電極を、ＩｎＧａＡｓ層上にソース・
ドレイン電極を形成するようにしたから、ソース・ドレ
イン電極はノンアロイでオーミックコンタクトとなり、
簡単な工程で、ゲート・ソース間抵抗が小さく、ゲート
電極抵抗も十分に抑制できる化合物半導体装置を作製す
ることができる。
【００２３】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による化合物半導体装
置を示す図であり、図において、１は半絶縁性ＧａＡｓ
基板である。層厚が例えば３０００オングストロームの
ＧａＡｓバッファ層２は基板１上に配置され、層厚が例
えば４００オングストローム，不純物濃度が例えば２×
１０18cm-3のｎ型ＡｌＧａＡｓ層４はバッファ層２上に
配置される。ｎ型ＡｌＧａＡｓ層４との界面近傍のバッ
ファ層２内には２次元電子ガス３が形成される。層厚が
例えば１５００オングストローム，不純物濃度が例えば
８×１０18cm-3のｎ型ＧａＡｓ層５はｎ型ＡｌＧａＡｓ
層４上に配置され、層厚が例えば５００オングストロー
ム，不純物濃度が例えば４×１０19cm-3のｎ型ＩｎＧａ
Ａｓ層６はｎ型ＧａＡｓ層５上に配置される。ｎ型Ｉｎ
ＧａＡｓ層６及びｎ型ＧａＡｓ層５には幅が例えば０．
５μｍのリセス溝１５が設けられる。リセス溝１５の両
側壁部にはＳｉＮ膜１０が配置される。このＳｉＮ膜１
０はその内壁面が上端部においてリセス溝外側に広がっ
た形状を有している。ゲート電極２１はリセス溝１５底
部上及びＳｉＮ膜１０の内壁面上に蒸着形成される。ま
たソース及びドレイン電極２０はリセス溝１５の両側の
ｎ型ＩｎＧａＡｓ層６上に、ＳｉＮ膜１０の外端に整合
して蒸着形成される。
する。図１はこの発明の一実施例による化合物半導体装
置を示す図であり、図において、１は半絶縁性ＧａＡｓ
基板である。層厚が例えば３０００オングストロームの
ＧａＡｓバッファ層２は基板１上に配置され、層厚が例
えば４００オングストローム，不純物濃度が例えば２×
１０18cm-3のｎ型ＡｌＧａＡｓ層４はバッファ層２上に
配置される。ｎ型ＡｌＧａＡｓ層４との界面近傍のバッ
ファ層２内には２次元電子ガス３が形成される。層厚が
例えば１５００オングストローム，不純物濃度が例えば
８×１０18cm-3のｎ型ＧａＡｓ層５はｎ型ＡｌＧａＡｓ
層４上に配置され、層厚が例えば５００オングストロー
ム，不純物濃度が例えば４×１０19cm-3のｎ型ＩｎＧａ
Ａｓ層６はｎ型ＧａＡｓ層５上に配置される。ｎ型Ｉｎ
ＧａＡｓ層６及びｎ型ＧａＡｓ層５には幅が例えば０．
５μｍのリセス溝１５が設けられる。リセス溝１５の両
側壁部にはＳｉＮ膜１０が配置される。このＳｉＮ膜１
０はその内壁面が上端部においてリセス溝外側に広がっ
た形状を有している。ゲート電極２１はリセス溝１５底
部上及びＳｉＮ膜１０の内壁面上に蒸着形成される。ま
たソース及びドレイン電極２０はリセス溝１５の両側の
ｎ型ＩｎＧａＡｓ層６上に、ＳｉＮ膜１０の外端に整合
して蒸着形成される。
【００２４】次に、本実施例による半導体装置の製造方
法について説明する。図２は図１の半導体装置の製造方
法を示す断面側面図である。まず図２(a) に示すよう
に、半絶縁性ＧａＡｓ基板１上に、層厚３０００オング
ストロームのＧａＡｓバッファ層２，層厚４００オング
ストローム，不純物濃度２×１０18cm-3のｎ型ＡｌＧａ
Ａｓ層４，層厚１５００オングストローム，不純物濃度
８×１０18cm-3のｎ型ＧａＡｓ層５，及び層厚５００オ
ングストローム，不純物濃度４×１０19cm-3のｎ型Ｉｎ
ＧａＡｓ層６を順次ＭＢＥ法でエピタキシャル成長す
る。
法について説明する。図２は図１の半導体装置の製造方
法を示す断面側面図である。まず図２(a) に示すよう
に、半絶縁性ＧａＡｓ基板１上に、層厚３０００オング
ストロームのＧａＡｓバッファ層２，層厚４００オング
ストローム，不純物濃度２×１０18cm-3のｎ型ＡｌＧａ
Ａｓ層４，層厚１５００オングストローム，不純物濃度
８×１０18cm-3のｎ型ＧａＡｓ層５，及び層厚５００オ
ングストローム，不純物濃度４×１０19cm-3のｎ型Ｉｎ
ＧａＡｓ層６を順次ＭＢＥ法でエピタキシャル成長す
る。
【００２５】次に図２(b) に示すように、ｎ型ＩｎＧａ
Ａｓ層６上に、第１の絶縁膜としてＳｉＯ膜７を２００
０オングストローム，第２の絶縁膜としてＳｉＯＮ膜８
を２０００オングストローム、順次プラズマＣＶＤ法に
より堆積する。次にＳｉＯＮ膜８上にホトレジスト９を
形成し、該ホトレジスト９を露光現像して、ゲート電極
部の開口パターンを形成した後、例えばＣＨＦ3 とＯ2
の混合ガスを用いた反応性イオンエッチングにより、Ｓ
ｉＯＮ膜８，ＳｉＯ膜７を異方性エッチングした後、Ｃ
Ｆ4 とＯ2 の混合ガスを用いた反応性イオンエッチング
により、図２(c) に示すように、ＳｉＯＮ膜８のみを選
択的に約０．１５〜０．２μｍ程度アンダーカットす
る。
Ａｓ層６上に、第１の絶縁膜としてＳｉＯ膜７を２００
０オングストローム，第２の絶縁膜としてＳｉＯＮ膜８
を２０００オングストローム、順次プラズマＣＶＤ法に
より堆積する。次にＳｉＯＮ膜８上にホトレジスト９を
形成し、該ホトレジスト９を露光現像して、ゲート電極
部の開口パターンを形成した後、例えばＣＨＦ3 とＯ2
の混合ガスを用いた反応性イオンエッチングにより、Ｓ
ｉＯＮ膜８，ＳｉＯ膜７を異方性エッチングした後、Ｃ
Ｆ4 とＯ2 の混合ガスを用いた反応性イオンエッチング
により、図２(c) に示すように、ＳｉＯＮ膜８のみを選
択的に約０．１５〜０．２μｍ程度アンダーカットす
る。
【００２６】ホトレジスト９を選択エッチングして除去
した後、ＳｉＯ膜７をマスクとして、図２(d) に示すよ
うに、ＳｉＣｌ4 を用いてｎ−ＩｎＧａＡｓ層６を、Ｓ
ｉＣｌ4 とＳＦ6 の混合ガスを用いてｎ+ −ＧａＡｓ層
５をそれぞれエッチングしてリセス溝部１５を形成す
る。リセス溝１５の幅（図１のに示すｗ1 ）は０．５μ
ｍ程度とする。
した後、ＳｉＯ膜７をマスクとして、図２(d) に示すよ
うに、ＳｉＣｌ4 を用いてｎ−ＩｎＧａＡｓ層６を、Ｓ
ｉＣｌ4 とＳＦ6 の混合ガスを用いてｎ+ −ＧａＡｓ層
５をそれぞれエッチングしてリセス溝部１５を形成す
る。リセス溝１５の幅（図１のに示すｗ1 ）は０．５μ
ｍ程度とする。
【００２７】この後、図２(e) に示すように、ウエハ全
面に、第３の絶縁膜であるＳｉＮ膜１０を３０００オン
グストローム程度の厚さに、プラズマＣＶＤ法により堆
積する。
面に、第３の絶縁膜であるＳｉＮ膜１０を３０００オン
グストローム程度の厚さに、プラズマＣＶＤ法により堆
積する。
【００２８】次に、ＳＦ6 とＣＨＦ3 の混合ガスを用い
た電子サイクロトロンプラズマエッチングにより、図２
(f) に示すように、ＳｉＮ膜１０を、ＳｉＯＮ膜８，Ｓ
ｉＯ膜７の側面及びリセス溝部内側壁にのみ残るように
異方性エッチングする。ここで、残留したＳｉＮ膜１０
のリセス溝底部側壁の幅（図１に示すｗ3 ）は０．２μ
ｍ程度、ＳｉＮ膜１０間のリセス溝１５底部の幅（図１
に示すｗ4 ）はｗ1 −２ｗ3 ＝０．１μｍ程度となる。
このＳｉＮ膜１０間のリセス溝１５底部の幅がゲート長
となる。
た電子サイクロトロンプラズマエッチングにより、図２
(f) に示すように、ＳｉＮ膜１０を、ＳｉＯＮ膜８，Ｓ
ｉＯ膜７の側面及びリセス溝部内側壁にのみ残るように
異方性エッチングする。ここで、残留したＳｉＮ膜１０
のリセス溝底部側壁の幅（図１に示すｗ3 ）は０．２μ
ｍ程度、ＳｉＮ膜１０間のリセス溝１５底部の幅（図１
に示すｗ4 ）はｗ1 −２ｗ3 ＝０．１μｍ程度となる。
このＳｉＮ膜１０間のリセス溝１５底部の幅がゲート長
となる。
【００２９】次に、ＳｉＯＮ膜８及びＳｉＯ膜７を３
０：１フッ化アンモニウム水溶液を用いたウエットエッ
チングにより図２(g) に示すように除去する。ＳｉＮ膜
１０は、ＳｉＯＮ膜８のアンダーカットの分だけリセス
溝１５の外側方向に広がった形状を有している。即ち、
外側方向に広がった部分の幅（図１に示すｗ2 ）は約
０．１５〜０．２μｍ程度である。
０：１フッ化アンモニウム水溶液を用いたウエットエッ
チングにより図２(g) に示すように除去する。ＳｉＮ膜
１０は、ＳｉＯＮ膜８のアンダーカットの分だけリセス
溝１５の外側方向に広がった形状を有している。即ち、
外側方向に広がった部分の幅（図１に示すｗ2 ）は約
０．１５〜０．２μｍ程度である。
【００３０】最後に図２(h) に示すように、Ｔｉ／Ｍｏ
／Ａｕ層１１を、ウエハ面に対して垂直方向に方向性を
持たせて蒸着することにより、ソース・ドレイン電極並
びにゲート電極を同時に形成し、図１に示す電界効果ト
ランジスタを完成する。
／Ａｕ層１１を、ウエハ面に対して垂直方向に方向性を
持たせて蒸着することにより、ソース・ドレイン電極並
びにゲート電極を同時に形成し、図１に示す電界効果ト
ランジスタを完成する。
【００３１】本実施例における、ゲート・ソース間距離
は、ＳｉＮ膜１０のリセス溝内の幅ｗ3 と庇部分の幅ｗ
2 を加算した幅であり、これは、マスクアライメント精
度に制限されるものではなく、ＳｉＯＮ膜８のアンダー
カット量、及びＳｉＮ膜１０の異方性エッチングの量で
精度よくコントロールできる。上記実施例では、ゲート
・ソース電極間隔は０．３５〜０．４μｍとなっている
が、上述の制御によりさらに小さくすることも容易であ
る。
は、ＳｉＮ膜１０のリセス溝内の幅ｗ3 と庇部分の幅ｗ
2 を加算した幅であり、これは、マスクアライメント精
度に制限されるものではなく、ＳｉＯＮ膜８のアンダー
カット量、及びＳｉＮ膜１０の異方性エッチングの量で
精度よくコントロールできる。上記実施例では、ゲート
・ソース電極間隔は０．３５〜０．４μｍとなっている
が、上述の制御によりさらに小さくすることも容易であ
る。
【００３２】ＨＥＭＴ等の化合物半導体装置では、ゲー
ト電極は半導体層とショットキ接合となっており、ソー
ス・ドレイン電極は半導体層とオーミック接合となって
いる必要がある。ＧａＡｓ層上にソース・ドレイン電極
を形成する場合、電極金属を蒸着しただけでは電極と半
導体層とのオーミックコンタクトを実現ことができず、
加熱処理してアロイ化を行うことによってオーミックコ
ンタクトを実現している。この加熱処理を行う時点でゲ
ート電極がすでに形成されている場合、加熱処理による
ゲート金属の劣化という問題が生ずる。このため、図４
の従来では、先にソース・ドレイン電極を形成し、後の
工程でゲート電極を形成している。本実施例では、エピ
タキシャル成長層の最上層、即ちその上にソース・ドレ
イン電極が形成される層としてＩｎＧａＡｓ層を用いて
いる。ＩｎＧａＡｓはバンドギャップが小さいため、ｎ
型ＩｎＧａＡｓ層６上に蒸着された金属は加熱処理によ
るアロイ化を行わなくてもオーミック電極となる。従っ
て、アロイ化のための加熱処理が不要であり、同時に形
成されたゲート電極の加熱処理による劣化という問題は
生じない。
ト電極は半導体層とショットキ接合となっており、ソー
ス・ドレイン電極は半導体層とオーミック接合となって
いる必要がある。ＧａＡｓ層上にソース・ドレイン電極
を形成する場合、電極金属を蒸着しただけでは電極と半
導体層とのオーミックコンタクトを実現ことができず、
加熱処理してアロイ化を行うことによってオーミックコ
ンタクトを実現している。この加熱処理を行う時点でゲ
ート電極がすでに形成されている場合、加熱処理による
ゲート金属の劣化という問題が生ずる。このため、図４
の従来では、先にソース・ドレイン電極を形成し、後の
工程でゲート電極を形成している。本実施例では、エピ
タキシャル成長層の最上層、即ちその上にソース・ドレ
イン電極が形成される層としてＩｎＧａＡｓ層を用いて
いる。ＩｎＧａＡｓはバンドギャップが小さいため、ｎ
型ＩｎＧａＡｓ層６上に蒸着された金属は加熱処理によ
るアロイ化を行わなくてもオーミック電極となる。従っ
て、アロイ化のための加熱処理が不要であり、同時に形
成されたゲート電極の加熱処理による劣化という問題は
生じない。
【００３３】また、本実施例において、ゲート電極金属
を厚く蒸着してゲート電極抵抗の低減を図った場合、同
時に形成されるソース・ドレイン電極も厚くなるが、ゲ
ート電極の庇部の裏面にＳｉＮ膜１０が設けられている
ので、図６に示すようなソース・ドレイン電極のゲート
電極との短絡を防止できる。ここで、ソース・ドレイン
電極がゲート電極の庇部の裏面のＳｉＮ膜を越えて厚く
蒸着された場合には、ゲート電極との短絡が生ずるが、
ｎ型ＩｎＧａＡｓ層６表面からゲート電極の庇部の裏面
のＳｉＮ膜１０の上端までの高さは、ＳｉＯ膜７及びＳ
ｉＯＮ膜８の膜厚でコントロール可能であるため、Ｓｉ
Ｏ膜７及びＳｉＯＮ膜８を厚くすることにより十分なゲ
ート電極抵抗の低減を実現できるものである。
を厚く蒸着してゲート電極抵抗の低減を図った場合、同
時に形成されるソース・ドレイン電極も厚くなるが、ゲ
ート電極の庇部の裏面にＳｉＮ膜１０が設けられている
ので、図６に示すようなソース・ドレイン電極のゲート
電極との短絡を防止できる。ここで、ソース・ドレイン
電極がゲート電極の庇部の裏面のＳｉＮ膜を越えて厚く
蒸着された場合には、ゲート電極との短絡が生ずるが、
ｎ型ＩｎＧａＡｓ層６表面からゲート電極の庇部の裏面
のＳｉＮ膜１０の上端までの高さは、ＳｉＯ膜７及びＳ
ｉＯＮ膜８の膜厚でコントロール可能であるため、Ｓｉ
Ｏ膜７及びＳｉＯＮ膜８を厚くすることにより十分なゲ
ート電極抵抗の低減を実現できるものである。
【００３４】このように、本実施例では、リセス溝側壁
部に内壁面がその上端部において上記リセス溝の外側に
広がった形状を有する絶縁体側壁を設け、これをマスク
として金属蒸着を行って、リセス溝底部上及び絶縁体側
壁内面上にゲート電極を、リセス溝以外のＩｎＧａＡｓ
層上に上記絶縁体からなる側壁の上端部の外端に整合し
て蒸着形成されたソース及びドレイン電極を形成した構
成としたから、短ゲート長で低抵抗なゲート電極を有
し、かつゲート・ソース間抵抗の低い、高性能なＨＥＭ
Ｔを実現できる。
部に内壁面がその上端部において上記リセス溝の外側に
広がった形状を有する絶縁体側壁を設け、これをマスク
として金属蒸着を行って、リセス溝底部上及び絶縁体側
壁内面上にゲート電極を、リセス溝以外のＩｎＧａＡｓ
層上に上記絶縁体からなる側壁の上端部の外端に整合し
て蒸着形成されたソース及びドレイン電極を形成した構
成としたから、短ゲート長で低抵抗なゲート電極を有
し、かつゲート・ソース間抵抗の低い、高性能なＨＥＭ
Ｔを実現できる。
【００３５】なお、上記実施例では、エピタキシャル成
長層として、２次元電子ガスが形成される構成のものを
用いたＨＥＭＴについて説明したが、最表面にＩｎＧａ
Ａｓを設けたものであれば、本発明は２次元電子ガスの
形成されない、エピタキシャル成長層を有する、例えば
ＭＥＳ ＦＥＴ等にも適用でき、上記実施例と同様の効
果を奏する。
長層として、２次元電子ガスが形成される構成のものを
用いたＨＥＭＴについて説明したが、最表面にＩｎＧａ
Ａｓを設けたものであれば、本発明は２次元電子ガスの
形成されない、エピタキシャル成長層を有する、例えば
ＭＥＳ ＦＥＴ等にも適用でき、上記実施例と同様の効
果を奏する。
【００３６】
【発明の効果】以上のように、この発明によれば、半絶
縁性化合物半導体基板上に形成された最上層がＩｎＧａ
Ａｓ層である複数層の化合物半導体エピタキシャル成長
層と、該化合物半導体エピタキシャル成長層の所定領域
に少なくとも上記ＩｎＧａＡｓ層を除去して形成された
リセス溝と、該リセス溝側壁部に設けられたその内壁面
がその上端部において上記リセス溝の外側に広がった形
状を有する絶縁体側壁と、上記リセス溝底部上及び上記
絶縁体からなる側壁の内壁面上に蒸着形成されたゲート
電極と、上記リセス溝の両側の上記ＩｎＧａＡｓ層上に
上記絶縁体からなる側壁の上端部の外端に整合して蒸着
形成されたソース及びドレイン電極とを備えた構成とし
たから、ゲート・ソース間の距離がマスクアライメント
の精度以上に小さく、ゲート・ソース間抵抗を小さくで
きるとともに、蒸着金属の層厚を厚くしても短絡の恐れ
がないため、ゲート電極抵抗を十分低減した化合物半導
体装置を得ることができる効果がある。
縁性化合物半導体基板上に形成された最上層がＩｎＧａ
Ａｓ層である複数層の化合物半導体エピタキシャル成長
層と、該化合物半導体エピタキシャル成長層の所定領域
に少なくとも上記ＩｎＧａＡｓ層を除去して形成された
リセス溝と、該リセス溝側壁部に設けられたその内壁面
がその上端部において上記リセス溝の外側に広がった形
状を有する絶縁体側壁と、上記リセス溝底部上及び上記
絶縁体からなる側壁の内壁面上に蒸着形成されたゲート
電極と、上記リセス溝の両側の上記ＩｎＧａＡｓ層上に
上記絶縁体からなる側壁の上端部の外端に整合して蒸着
形成されたソース及びドレイン電極とを備えた構成とし
たから、ゲート・ソース間の距離がマスクアライメント
の精度以上に小さく、ゲート・ソース間抵抗を小さくで
きるとともに、蒸着金属の層厚を厚くしても短絡の恐れ
がないため、ゲート電極抵抗を十分低減した化合物半導
体装置を得ることができる効果がある。
【００３７】また、この発明の化合物半導体装置の製造
方法によれば、表面に最上層がＩｎＧａＡｓ層である複
数層の化合物半導体エピタキシャル成長層を結晶成長し
た化合物半導体基板上に第１，第２の絶縁膜を順次堆積
し、上記第２の絶縁膜上にゲート電極形成位置に開口を
有するホトレジストパターンを形成し、これをマスクと
して上記第２，第１の絶縁膜のエッチングを行い、第１
の絶縁膜に比べ、第２の絶縁膜がアンダーカットが大き
くなるように、第１及び第２の絶縁膜を加工した後、第
１の絶縁膜をマスクに上記化合物半導体エピタキシャル
成長層の一部をエッチングしてリセス溝を形成し、この
後、上記第１及び第２の絶縁膜並びに上記リセス溝の側
壁のみに第３の絶縁膜を形成し、第１及び第２の絶縁膜
を除去した後、金属蒸着を行いリセス溝底部及び第３の
絶縁膜上にゲート電極を、ＩｎＧａＡｓ層上にソース・
ドレイン電極を形成するようにしたから、ソース・ドレ
イン電極はノンアロイでオーミックコンタクトとなり、
簡単な工程で、ゲート・ソース間抵抗が小さく、ゲート
電極抵抗も十分に抑制できる化合物半導体装置を歩留り
良く作製することができる効果がある。
方法によれば、表面に最上層がＩｎＧａＡｓ層である複
数層の化合物半導体エピタキシャル成長層を結晶成長し
た化合物半導体基板上に第１，第２の絶縁膜を順次堆積
し、上記第２の絶縁膜上にゲート電極形成位置に開口を
有するホトレジストパターンを形成し、これをマスクと
して上記第２，第１の絶縁膜のエッチングを行い、第１
の絶縁膜に比べ、第２の絶縁膜がアンダーカットが大き
くなるように、第１及び第２の絶縁膜を加工した後、第
１の絶縁膜をマスクに上記化合物半導体エピタキシャル
成長層の一部をエッチングしてリセス溝を形成し、この
後、上記第１及び第２の絶縁膜並びに上記リセス溝の側
壁のみに第３の絶縁膜を形成し、第１及び第２の絶縁膜
を除去した後、金属蒸着を行いリセス溝底部及び第３の
絶縁膜上にゲート電極を、ＩｎＧａＡｓ層上にソース・
ドレイン電極を形成するようにしたから、ソース・ドレ
イン電極はノンアロイでオーミックコンタクトとなり、
簡単な工程で、ゲート・ソース間抵抗が小さく、ゲート
電極抵抗も十分に抑制できる化合物半導体装置を歩留り
良く作製することができる効果がある。
【図１】この発明の一実施例による化合物半導体装置を
示す断面構造図である。
示す断面構造図である。
【図２】図１の化合物半導体装置の製造方法を示す断面
工程図である。
工程図である。
【図３】従来の化合物半導体装置の一例を示す断面構造
図である。
図である。
【図４】図３の化合物半導体装置の製造方法を示す断面
工程図である。
工程図である。
【図５】従来の他の化合物半導体装置の製造方法を示す
断面工程図である。
断面工程図である。
【図６】従来の問題点を説明するための図である。
１ 半絶縁性ＧａＡｓ基板 ２ ＧａＡｓバッファ層 ３ ２次元電子ガス ４ ｎ−ＡｌＧａＡｓ層 ５ ｎ+ −ＧａＡｓ層 ６ ｎ−ＩｎＧａＡｓ層 ７ ＳｉＯ膜 ８ ＳｉＯＮ膜 ９ ホトレジスト １０ ＳｉＮ膜 １１ Ｔｉ／Ｍｏ／Ａｕ層 １５ リセス溝 ２０ ソース・ドレイン電極 ２１ ゲート電極
Claims (2)
- 【請求項１】 半絶縁性化合物半導体基板上に形成され
た最上層がＩｎＧａＡｓ層である複数層の化合物半導体
エピタキシャル成長層と、 該化合物半導体エピタキシャル成長層の所定領域に少な
くとも上記ＩｎＧａＡｓ層を除去して形成されたリセス
溝と、 該リセス溝側壁部に設けられた、その内壁面がその上端
部においてリセス溝の外側に広がった形状を有する、絶
縁体からなる側壁と、 上記リセス溝底部上及び上記絶縁体からなる側壁の内壁
面上に蒸着形成されたゲート電極と、 上記リセス溝の両側の上記ＩｎＧａＡｓ層上に、上記絶
縁体からなる側壁の上端部の外端に整合して蒸着形成さ
れたソース及びドレイン電極とを備えたことを特徴とす
る化合物半導体装置。 - 【請求項２】 化合物半導体基板上に最上層がＩｎＧａ
Ａｓ層である複数層の化合物半導体エピタキシャル成長
層を結晶成長させる工程と、 上記ＩｎＧａＡｓ層上に第１，第２の絶縁膜を順次堆積
する工程と、 上記第２の絶縁膜上に、ゲート電極形成位置に開口を有
するホトレジストパターンを形成する工程と、 上記ホトレジストパターンをマスクとして上記第２，第
１の絶縁膜のエッチングを行い、第１の絶縁膜に比べ、
第２の絶縁膜がアンダーカットが大きくなるように、第
１及び第２の絶縁膜を加工する工程と、 第１の絶縁膜をマスクに上記化合物半導体エピタキシャ
ル成長層の一部をエッチングしてリセス溝を形成する工
程と、 前記第１及び第２の絶縁膜並びに上記リセス溝の側壁の
みに第３の絶縁膜を形成する工程と、 第１及び第２の絶縁膜を除去する工程と、 ゲート及びソース・ドレイン電極を蒸着する工程とを含
むことを特徴とする化合物半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3313739A JP2735718B2 (ja) | 1991-10-29 | 1991-10-29 | 化合物半導体装置及びその製造方法 |
| EP92114669A EP0539688B1 (en) | 1991-10-29 | 1992-08-27 | Compound semiconductor device and production method therefor |
| DE69223376T DE69223376T2 (de) | 1991-10-29 | 1992-08-27 | Verbindungshalbleiterbauelement und Verfahren zu seiner Herstellung |
| US08/164,998 US5391899A (en) | 1991-10-29 | 1993-12-10 | Compound semiconductor device with a particular gate structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3313739A JP2735718B2 (ja) | 1991-10-29 | 1991-10-29 | 化合物半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05121448A true JPH05121448A (ja) | 1993-05-18 |
| JP2735718B2 JP2735718B2 (ja) | 1998-04-02 |
Family
ID=18044948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3313739A Expired - Lifetime JP2735718B2 (ja) | 1991-10-29 | 1991-10-29 | 化合物半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5391899A (ja) |
| EP (1) | EP0539688B1 (ja) |
| JP (1) | JP2735718B2 (ja) |
| DE (1) | DE69223376T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100239994B1 (ko) * | 1996-04-10 | 2000-01-15 | 무라타 야스타카 | 반도체 장치에 있어서 v형 게이트 전극을 형성하는 방법 및 전극의 구조 |
| JP2015181188A (ja) * | 2009-12-23 | 2015-10-15 | インテル コーポレイション | 量子井戸トランジスタへのコンタクトを形成する方法 |
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1991
- 1991-10-29 JP JP3313739A patent/JP2735718B2/ja not_active Expired - Lifetime
-
1992
- 1992-08-27 DE DE69223376T patent/DE69223376T2/de not_active Expired - Fee Related
- 1992-08-27 EP EP92114669A patent/EP0539688B1/en not_active Expired - Lifetime
-
1993
- 1993-12-10 US US08/164,998 patent/US5391899A/en not_active Expired - Fee Related
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| US10177249B2 (en) | 2009-12-23 | 2019-01-08 | Intel Corporation | Techniques for forming contacts to quantum well transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0539688A2 (en) | 1993-05-05 |
| EP0539688B1 (en) | 1997-12-03 |
| JP2735718B2 (ja) | 1998-04-02 |
| EP0539688A3 (ja) | 1995-03-08 |
| DE69223376T2 (de) | 1998-03-26 |
| US5391899A (en) | 1995-02-21 |
| DE69223376D1 (de) | 1998-01-15 |
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