JPH02285644A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH02285644A
JPH02285644A JP10823289A JP10823289A JPH02285644A JP H02285644 A JPH02285644 A JP H02285644A JP 10823289 A JP10823289 A JP 10823289A JP 10823289 A JP10823289 A JP 10823289A JP H02285644 A JPH02285644 A JP H02285644A
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insulating film
gate
semiconductor device
source
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Teruyuki Shimura
輝之 紫村
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の構造およびその製造方法に関し
、特にＨＥＭＴ　（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏ
ｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）またはＭ　Ｅ　
Ｓ　Ｆ　Ｅ　Ｔ　（Ｍｅｔａｌ　Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔ
ｏｒ）のそれに関するものである。
〔従来の技術〕
第２図（ａ）〜（ｄ）は従来のＨＥＭＴの製造方法を示
す断面図であり、図において、１は半絶縁性ＧａＡｓ基
板、２はアンドープＧａＡｓ層で、厚さ約５０００人で
ある。３は２次元電子ガス、４はｎ型ＡｌＧａＡｓ層で
、厚さ約１０００人、不純物濃度約３Ｘ１０”ｃｍ−”
である。５はｎ型ＧａＡｓ層で、厚さ約２０００人、不
純物濃度約３×１０　”　ｃ　ｍ−３である。６はドレ
イン電極、７はソース電極、８はゲート電極形成用のレ
ジストパターン、９はゲート電極である。
次に動作について説明する。
ｎ型ＡｌＧａＡｓ層４からアンドープＧａＡｓ層２に電
子が供給され、アンドープＧａＡｓ層２に２次元電子ガ
ス３を発生させる。
この２次元電子ガス３の移動をゲート電極９で制御し、
ドレイン電極６とソース電極７の間の電流値を制御する
。
２次元電子ガス３はアンドープＧ　ａ　Ａ　ｓ層２中を
移動するので、不純物による散乱を受けない。
そのため、非常に低雑音のＦＥＴが実現できる。
次に製造方法について説明する。
まず、分子線エピタキシ法（Ｍｏｌｅｃｕｌａｒ　Ｂｅ
ａｍ　Ｅｐｉｔａｘｙ）または有機金属気相成長法（Ｍ
ｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐ
ｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）により第２図（ａ）に示
すエビ構造を形成する。次に蒸着リフトオフによりソー
ス、ドレイン電極６．７を形成する。
ゲート電極用レジストパターン８を形成し、これをマス
クとして硫酸系、酒石酸系のエツチング液を用いてウェ
ットエツチングを行い、ｎ型ＧａＡｓ層５にリセスを形
成する。上記リセスに蒸着リフトオフによりゲート電極
９を形成し、本装置を完成する。
一般にＨＥＭＴあるいはＭＥＳＦＥＴ半導体装置では、
素子の高速化等性能向上のためにはゲート長の微細化が
要求されるが、上記のように構成された従来の半導体装
置では、ゲート長はレジストパターンの寸法で限定され
、その微細化は困難であった。また、微細化に伴いゲー
ト抵抗が増加するという問題があった。
また、ＨＥＭＴあるいはＭＥＳＦＥＴ半導体装置では、
素子の性能向上のためには、寄生容量寄生抵抗の低減が
必要であり、とりわけソース。
ゲート電極間のソースシリーズでいこう低く抑えること
が重要であるが、上記構成の従来の半導体装置では、ゲ
ート電極とソースおよびドレイン電極との間が大きく離
れているので、ソースシリーズ抵抗を低減するためには
、ｎ型ＧａＡｓ層のリセスエッチングが必要であり、該
リセスエッチングを行うと、エツチングのばらつきに起
因して素子を流れる電流値、およびピンチオフ電圧の均
一性、再現性に問題を生ずることとなった。
また、従来の他のＧａＡｓＭＥＳＦＥＴとして特開昭６
３−３６５７７号記載のものがあり、これはＧａＡｓ半
絶縁性基板にＩｎをイオン注入した後、熱処理を施して
表面における禁制帯幅が順次小さくなる■ｎＸＧａ＋−
ｘ　Ａｓ層を形成し、この上に単に金属層を形成するこ
とにより、何ら合金化処理を行う必要なしに、ｎ”　　
ＩｎＧａＡｓ層上にノンアロイオーミックなソース、ド
レイン電極を形成するようにしたものである。
しかるに、この従来装置は、ゲートの微細化は図られて
おらず、また、ゲート電極とソースおよびドレイン電極
との距離が離れているので、ソースシリーズ抵抗を低減
することはできなかった。
また、従来のさらに他のＧａＡｓＭＥＳＦＥＴとして特
開昭６（１−５０９６７号記載のものがあり、これは上
記公報のｎ”　　ＩｎＧａＡｓ層と同一機能を持たせた
。即ち合金化処理なしに、ノンアロイオーミックなソー
ス、ドレイン電極を形成可能としたｎ”ＧｅＪｉｉｅ膜
を活性層上Ｇこ積層し、さらに該Ｇｅ層層膜膜上形成し
たスペーサ用絶縁膜のゲート開口部から上記Ｇｅ層を選
択工・ンチング（横方向オーバーエツチング）してここ
にゲートを形成し、上記スペーサ用絶縁膜をゲート開口
部の両外側で写真製版してここにソース、ドレインを形
成することにより実効的なソース、ゲート間隔の制御を
行い、しかもソース、ゲート　ドレイン電極を同一材料
で同時に形成することによって製造工程の短縮を図るよ
うにしたものである。
しかるに、この従来装置においては、ゲートの微細化を
行ったとしてもゲート抵抗の増大なしにこれを行うこと
はできず、また、ソースおよびドレイン電極の形成をゲ
ート開口部の形成とは全く別にの後写真製版で行ってい
るため、ソースおよびドレイン電極の形成はゲート電極
とはセルファラインとはなっておらず、ソースシリーズ
抵抗の有効な低減は困難であった。
この発明は上記のような問題点を解決するためになされ
たもので、ゲート抵抗を増加させずにゲートを微細化す
ることができるとともに、ｎ型ＧａＡｓ層をリセスエッ
チングせずに、ソースシリーズ抵抗を低減でき、均一性
、再現性に優れた半導体装置およびその製造方法を得る
ことを目的としている。
〔課題を解決するための手段〕
この発明にかかる半導体装置およびその製造方法は、Ｌ
型と逆り型の絶縁膜と該絶縁膜のサイドウオールを利用
することによって、Ｔ型の微細ゲートを形成したもので
ある。
また、Ｌ型と逆り型の絶縁膜を用いてゲート電極とソー
スおよびドレイン電極とをセルファライン的に短い距離
で位置決めするようにしたものである。
また、最表面に０２型Ｉ　ｎＧａＡｓ層を設け、ソース
およびドレイン電極をノンアロイオーミックコンタクト
とし、ゲート電極とソースおよびドレイン電極とを共通
の金属材料により形成したものである。
さらに、ｎ＋型１　ｎＧａＡｓの一部を直下のｎ−Ｇａ
Ａｓ層に対して選択エツチングし、露出したｎ−ＧａＡ
ｓ層上にゲート金属を形成したものである。
〔作用〕
この発明においては、絶縁膜と絶縁膜のサイドウオール
を利用することによって、Ｔ型の微細ゲートを形成する
ようにしたから、ゲート抵抗の増加を抑制しつつゲート
を微細化できる。
また、ゲート電極とソースおよびドレイン電極をＬ型と
逆り型の絶縁膜を介してセルファライン的に短い距離で
位置決めでき、ソースシリーズ抵抗を下げることができ
る。
また、最表面にｎ１型Ｉ　ｎＧａＡｓ層を設け、ソース
およびドレイン電極をノンアロイオーミックコンタクト
としたから、ゲート電極との金属材料の共通化ができ、
信頼性を向上できる。
さらに、ｎ＋型１　ｎＧａＡｓの選択エツチングによっ
てｎ型ＧａＡｓのリセスエッチングをせずにソースシリ
ーズ抵抗を下げることができ、電流値およびピンチオフ
電圧の均一性、再現性に優れたものとすることができる
。
〔実施例〕
以下本発明の一実施例を図について説明する。
第１図はこの発明の一実施例によるＨＥＭＴの製造方法
を示す断面図であり、図において、２１は半絶縁性Ｇ　
ａ　Ａ　ｓ基板、２２はアンドープＧａＡｓ層で、膜厚
は約５０００人である。２３は２次元電子ガス、２４は
ｎ型ＡｌＧａＡｓ層で、膜厚は約１０００人、不純物濃
度は約３Ｘ１０”ｃｍ−”である。２５はｎ型ＧａＡｓ
層で、膜厚は約２０００人、不純物濃度は約３　Ｘ　１
０”ｃｍ−’である。２７はＳｉＯからなる第１種の絶
縁膜で、膜厚は約２０００人である。２８は第１種の絶
縁膜２７を加工するためのレジストパターン、２９はＳ
ｉＮからなる第２種の絶縁膜で、膜厚は１５００人であ
る。３０はＳｉＯからなる第１種の絶縁膜で加工したレ
ジストパターン、３１はＴｉ７Ｍ　ｏ　／　Ａ　ｕの積
層金属、３２はゲート金属、３３はドレイン電極、３４
はソース電極である。
次に製造方法について説明する。
まず、分子線エピタキシ法（Ｍｏｌｅｃｕｌａｒ　Ｂｅ
ａｍ　Ｅｐｉｔａｘｙ）または有機金属気相成長法（Ｍ
ｅｔａｌ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓ
ｉｔｉｏｎ　）により第１図（ａ）に示すエビ構造を形
成する。
次に第１図（ｂ）に示すように、ＳｉＯからなる第１種
の絶縁膜２７を約２０００人の厚さにウェハ全面に形成
した後、レジストパターン２８を形成し、該レジストパ
ターンを用いて第１種の絶縁膜２７を図のようにＣ２Ｆ
６　十ＣＨＦ３　＋０２　十Ｈｅのガスを用いたＲｌＥ
（リアクティブイオンエツチング）等で加工する。
次に第１図（Ｃ）に示すように、レジスト２８を除去し
たのち、ＳｉＮからなる第２種の絶縁膜２９を約１５０
０人の厚さに全面に形成する。
次に第１図（ｄ）に示すように、ＳｉＯからなる第１種
の絶縁膜を全面に形成し、Ｃｚ　Ｆ　ｂ　＋　ＣＨＦ　
３＋０□＋Ｈｅのガスを用いたＲＩＥ等でこれをエツチ
ングし、第２種の絶縁膜２９の側壁に第１種の絶縁膜か
らなるサイドウオール３０を形成する。
次に第１図（ｅ）に示すように、ＲＩＥにより第１種の
絶縁膜２７上のＳｉＮからなる第２種の絶縁膜２９を除
去する。この際にＲＩＥはＣＨＦ３＋０□のガスを用い
る。ただしこれらのエツチング条件は第２種の絶縁膜２
９だけをエンチングし、第１種の絶縁膜２７および３０
をエツチングしない条件（基板温度、ガスの混合比等の
条件）を選ぶ。
次に第１図げ）に示すように、ｎ″　ＩｎＣ；ａＡｓ層
２６をｎ型ＧａＡｓ層２５に対して選択エツチングする
。これには沸騰した濃塩酸（ｃｏｎｃＨＣ１）等を用い
ればよい。
次に第１図（ｇ）に示すように、今度はＳｉＯからなる
第１種の絶縁膜２７および３０だけをＣ２Ｆ６十ＣＨＦ
３　＋Ｏｚ　＋Ｈｅの混合ガスを用いたＲＩＥ等でエツ
チング除去し、第２種の絶縁膜からなるＬ型または逆り
型の絶縁膜２９ａ、２９ｂを形成する。
次に第１図（５）に示すように、全面にＴｉ７Ｍ。
／Ａｕ、Ｔｉ／Ａｕ、あるいはＴ　ｉ　／　Ｐ　ｔ　／
　Ａ　ｕ等からなる金属３１を蒸着した後、第１図（ｉ
）に示すように、Ｌ型および逆り型の第２種の絶縁膜２
９ａ　　２９ｂを利用し、Ａｒガスを用いた斜めイオン
ミリングまたはエッチバックとイオンミリングとの併用
によって余分な金属を除去し、ソースおよびドレイン電
極３３．３４とゲート電極３２とに分離する。これによ
り、第１図（ｊ）に示すＨＥＭＴが完成する。
このような本実施例による半導体装置の製造方法では、
Ｔ型の微細ゲートを形成したので、ゲート抵抗の増加を
抑制してゲートを微細化でき、また、ゲート電極とソー
スおよびドレイン電極をＬ型と逆り型の絶縁膜によって
セルファライン的に短い距離で位置決めでき、ソースシ
リーズ抵抗を下げることができる。
また、最表面にｎ＋型１　ｎＧａＡｓ層を設け、ソース
およびドレイン電極をノンアロイオーミックコンタクト
としたので、ゲート電極との金属材料の共通化ができ、
工程を簡単化できるとともに、装置の信頼性を向上でき
る。
さらに、ｎ“型Ｉ　ｎＧａＡｓの選択エツチングによっ
てｎ型ＧａＡｓのリセスエッチングをせずにソースシリ
ーズ抵抗を下げることができ、電流値およびピンチオフ
電圧の均一性、再現性に優れたものが得られる。
なお、上記実施例、ではＧａＡｓ系ＨＥＭＴについて説
明したが、これはＧａＡｓ系のＭＥＳＦＥＴであっても
よい。
また、ＧａＡｓ系ではなく、ＩｎＰ系のＨＥ　ＭＴ又は
ＭＥＳＦＥＴであってもよく、この場合ＧａＡｓ層はＩ
ｎＰ層、ＡｌＧａＡｓ層はＩ　ｎＧａＡｓ層とすればよ
い。
〔発明の効果〕
以上のように、この発明によれば、半導体装置およびそ
の製造方法において、Ｌ型と逆り型の絶縁膜と、絶縁膜
のサイドウオールを利用することによって、Ｔ型の微細
ゲ・−トを形成するようにしたので、ゲート抵抗の増加
を抑制しつつゲートを微細化できる。
また、ゲート電極とソースおよびドレイン電極とをＬ型
と逆り型の絶縁膜を介してセルファライン的に短い距離
で位置決めでき、ソースシリーズ抵抗を下げることがで
きる。
また、最表面にｎ＋型１　ｎＧａＡｓ層を設け、ソース
およびドレイン電極をノンアロイオーミンクコンタクト
としたから、ゲート電極との金属材料の共通化ができ、
工程を簡単化できるとともに、装置の信頼性を向上でき
る。
さらに、ｎ＋型Ｔ　ｎＧａＡｓの選択エツチングによっ
てｎ型ＧａＡｓのリセスエッチングをせずにソースシリ
ーズ抵抗を下げることができ、電流値およびピンチオフ
電圧の均一性、再現性に優れたものを得ることができる
。
【図面の簡単な説明】
第１図はこの発明の一実施例による半導体装置の製造方
法を示す図である。 第２図は従来の半導体装置の製造方法を示す図である。 図において、２１は半絶縁性ＧａＡｓ基板、２２はアン
ドープＧａＡｓ層、２３は２次元電子ガス、２４はれ型
ＡｌＧａＡｓ層、２５はｎ型ＧａＡｓ層、２７はＳｉＯ
からなる第１種の絶縁膜、２８はレジストパターン、２
９はＳｉＮからなる第２種の絶縁膜、３０はレジストパ
ターン、３１はＴ　ｉ　／　Ｍ　ｏ　／　Ａ　ｕの積層
金属、３２はゲート金属、３３はドレイン電極、３４は
ソース電極である。 なお図中同一部分は同−又は相当部分を示す。 ヘ Ｃつ ＼ｊ Ｕ） Ｎ ０フ ■ 平成ρ年　／月ノに日 許庁長官 殿 １、事件の表示 特願平１−１０８２３２号 ２、発明の名称 半導体装置およびその製造方法 ３、補正をする者 事件との関係　　　特許出願人 住　所　　東京都千代田区丸の内二丁目２番３号名　称
　　（６０１）三菱電機株式会社代表者　志岐守哉 ４、代理人　　郵便番号　５６４ 住　所　　大阪府吹田市江坂町１丁目２３番４３号５、
補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）　　明細書第４頁第１８行の「移動」を「濃度」
に訂正する。 （２）同第６頁第６行の「ていこう低く抑え」を「抵抗
を低く抑え」に訂正する。 （３）同第１１頁第１０行の「ゲート金属」を「ゲート
電極」に訂正する。 以　　　上

Claims (5)

    【特許請求の範囲】
  1. （１）Ｌ型と逆Ｌ型の絶縁膜によってソースおよびドレ
    イン電極と分離された微細なＴ型ゲートを備えたＨＥＭ
    ＴまたはＭＥＳＦＥＴである半導体装置。
  2. （２）最表面にｎ＾＋ＩｎＧａＡｓ層が形成され、上記
    ｎ＾＋ＩｎＧａＡｓ層上にノンアロイでオーミックコン
    タクトを形成できるソースおよびドレイン電極が形成さ
    れ、 ゲート電極がソースおよびドレイン電極と同一の金属か
    ら形成され、 上記ゲート電極とソースおよびドレイン電極とはＬ型お
    よび逆Ｌ型絶縁膜の厚み分だけ離して自己整合的に位置
    合わせされているＨＥＭＴまたはＭＥＳＦＥＴである半
    導体装置。
  3. （３）最表面にｎ＾＋ＩｎＧａＡｓ層が形成され、該ｎ
    ＾＋ＩｎＧａＡｓ層の一部が直下のｎ−ＧａＡｓ層に対
    して選択エッチングされ、 露出した上記ｎ−ＧａＡｓ層上にゲート金属が形成され
    ている特許請求の範囲第２項記載のＨＥＭＴまたはＭＥ
    ＳＦＥＴである半導体装置。
  4. （４）特許請求の範囲第１項記載のＨＥＭＴまたはＭＥ
    ＳＦＥＴ半導体装置の製造方法であって、第１種の絶縁
    膜をウェハ全面に形成する工程と、レジストパターンを
    用いて上記第１種の絶縁膜に１μｍ幅程度以下の溝を形
    成する工程と、第２種の絶縁膜を上記溝部分では溝に沿
    った形状を有するようウェハ全面に形成する工程と、第
    １種又は第３種の絶縁膜をウェハ全面に形成し、上記第
    ２種の絶縁膜の溝部分の側面に該第１種又は第３種の絶
    縁膜からなるサイドウォールを形成する工程と、 上記サイドウォールおよび第１種の絶縁膜をマスクとし
    て上記第２種の絶縁膜を選択エッチングし、溝底部の第
    ２種の絶縁膜を除去する工程と、上記第１種又は、第１
    種およひ第３種の絶縁膜を上記第２種の絶縁膜に対して
    選択エッチングし、Ｌ型および逆Ｌ型の形状を有する第
    ２種の絶縁膜を形成する工程とを含む半導体装置の製造
    方法。
  5. （５）特許請求の範囲第４項記載のＨＥＭＴまたはＭＥ
    ＳＦＥＴ半導体装置の製造方法において、上記第１種、
    第２種の絶縁膜およびサイドウォールをマスクとして上
    記ｎ＾＋ＩｎＧａＡｓ層だけを選択エッチングする工程
    と、 ウェハ全面上の上記Ｌ型および逆Ｌ型の第２種の絶縁膜
    上を含む所要部分に金属を蒸着する工程と、 上記Ｌ型および逆Ｌ型の第２種の絶縁膜上の余分な金属
    をイオンミリングによって除去し、上記金属を該２つの
    絶縁膜によりソースおよびドレイン電極とゲート電極と
    に分離する工程とをさらに含む半導体装置の製造方法。
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