JP3141931B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ（ＦＥＴ）に関し、特に、金属半導体電界効果トラ
ンジスタ（ＭＥＳＦＥＴ）およびヘテロ構造接合形電界
効果トランジスタ（ＨＪＦＥＴ）に関する。
スタ（ＦＥＴ）に関し、特に、金属半導体電界効果トラ
ンジスタ（ＭＥＳＦＥＴ）およびヘテロ構造接合形電界
効果トランジスタ（ＨＪＦＥＴ）に関する。
【０００２】
【従来の技術】従来技術を図８を参照して説明する。図
８は、特開平７−１５３９３７号公報に従ったＨＪＦＥ
Ｔの概略断面図を示す。半絶縁性ＧａＡｓ基板２１上
に、ｉ−ＧａＡｓ層２２、ｉ−Ｉｎ0.2 Ｇａ0.8 Ａｓ層
２３、第１のシリコンドープｎ−ＧａＡｓ層２４、シリ
コンドープｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ層２５、ｉ−Ａｌ
0.2 Ｇａ0.8 Ａｓ層２６、第１のシリコンドープｎ−Ｇ
ａＡｓ層２７が順次積層されている。２次元電子ガス
（２ＤＥＧ）はｉ−Ｉｎ0.2 Ｇａ0.8 Ａｓ層２３に形成
している。何故なら、その層の電子親和度が続くｎ−Ｇ
ａＡｓおよびｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ層２４、２５の
それらより低いからである。ソースおよびドレイン電極
２８、２９は２ＤＥＧチャネルと低抵抗、オーム接触を
形成するように、パターニングおよび合金にされてい
る。ドレイン電極２９からソース電極２８にチャネルを
通って流れる電流は、ソースに対してドレインに正のバ
イアスをかけることによって誘導される。リセストレン
チは第２のｎ−ＧａＡｓ層２７を通してｉ−Ａｌ0.2 Ｇ
ａ0.8 Ａｓ層にエッチされ、ショットキーゲート電極３
０はトレンチ内に積層される。このゲート電極３０にバ
イアスをかけることによって、２ＤＥＧチャネルのキャ
リア濃度したがってチャネル電流は制御される。更に、
ｉ−Ａｌ0.2 Ｇａ0.8 Ａｓ層２６は、（ｎ−Ａｌ0.2 Ｇ
ａ0.8 Ａｓ層が界面で構成されたのと比較して）効率的
にゲート電極３０でのインタフェースで電界を減少し、
したがって、減少したトンネリングと鏡像力誘導障壁減
少のためにゲート電流を低下させる。
８は、特開平７−１５３９３７号公報に従ったＨＪＦＥ
Ｔの概略断面図を示す。半絶縁性ＧａＡｓ基板２１上
に、ｉ−ＧａＡｓ層２２、ｉ−Ｉｎ0.2 Ｇａ0.8 Ａｓ層
２３、第１のシリコンドープｎ−ＧａＡｓ層２４、シリ
コンドープｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ層２５、ｉ−Ａｌ
0.2 Ｇａ0.8 Ａｓ層２６、第１のシリコンドープｎ−Ｇ
ａＡｓ層２７が順次積層されている。２次元電子ガス
（２ＤＥＧ）はｉ−Ｉｎ0.2 Ｇａ0.8 Ａｓ層２３に形成
している。何故なら、その層の電子親和度が続くｎ−Ｇ
ａＡｓおよびｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ層２４、２５の
それらより低いからである。ソースおよびドレイン電極
２８、２９は２ＤＥＧチャネルと低抵抗、オーム接触を
形成するように、パターニングおよび合金にされてい
る。ドレイン電極２９からソース電極２８にチャネルを
通って流れる電流は、ソースに対してドレインに正のバ
イアスをかけることによって誘導される。リセストレン
チは第２のｎ−ＧａＡｓ層２７を通してｉ−Ａｌ0.2 Ｇ
ａ0.8 Ａｓ層にエッチされ、ショットキーゲート電極３
０はトレンチ内に積層される。このゲート電極３０にバ
イアスをかけることによって、２ＤＥＧチャネルのキャ
リア濃度したがってチャネル電流は制御される。更に、
ｉ−Ａｌ0.2 Ｇａ0.8 Ａｓ層２６は、（ｎ−Ａｌ0.2 Ｇ
ａ0.8 Ａｓ層が界面で構成されたのと比較して）効率的
にゲート電極３０でのインタフェースで電界を減少し、
したがって、減少したトンネリングと鏡像力誘導障壁減
少のためにゲート電流を低下させる。
【０００３】
【発明が解決しようとする課題】上述した方法はショッ
トキー界面での電界を減少するのに有効であるが、電界
はまだゲート電極３０の頂点３１の近くの界面のエッジ
で高い傾向がある。これは一定電位表面の頂点の近くで
の電界の一般的な性質であり、頂点の内角が小さくなる
と電界が増加する。一般的に、これらの角度は、ゲート
金属がマスク内の穴を通して基板に堆積してマスクをリ
フトオフする蒸着／リフトオフ法によって形成されたゲ
ートにおいて鋭くなる傾向がある。強い電界のために、
鏡像力関連の障壁減少とトンネル効果がエッジの近くで
強く、電流密度を大きくする。ゲート長が１ミクロンよ
り短くなるように減少されたとき、これらエッジ電流の
影響が増加し、順方向バイアス下でのゲート対ドレイン
Ｉ−Ｖ特性を特徴づける理想化係数（ideality factor
）を増加する。これは有害である。何故なら、モデリ
ングと回路設計目的のためのソースおよびドレイン抵抗
の決定が困難となるからである。ソース抵抗を決定する
ための一般的な方法は１．２又はそれ以下の理想化係数
を要求して（例えば、Yang et al., IEEE Electron Dev
ice Lett., EDL-7, P.75, 1986によって教示された方
法）いるが、エッジ電流は０．１５ミクロンの長さのゲ
ートの場合に理想化係数を約１．７に増加する。
トキー界面での電界を減少するのに有効であるが、電界
はまだゲート電極３０の頂点３１の近くの界面のエッジ
で高い傾向がある。これは一定電位表面の頂点の近くで
の電界の一般的な性質であり、頂点の内角が小さくなる
と電界が増加する。一般的に、これらの角度は、ゲート
金属がマスク内の穴を通して基板に堆積してマスクをリ
フトオフする蒸着／リフトオフ法によって形成されたゲ
ートにおいて鋭くなる傾向がある。強い電界のために、
鏡像力関連の障壁減少とトンネル効果がエッジの近くで
強く、電流密度を大きくする。ゲート長が１ミクロンよ
り短くなるように減少されたとき、これらエッジ電流の
影響が増加し、順方向バイアス下でのゲート対ドレイン
Ｉ−Ｖ特性を特徴づける理想化係数（ideality factor
）を増加する。これは有害である。何故なら、モデリ
ングと回路設計目的のためのソースおよびドレイン抵抗
の決定が困難となるからである。ソース抵抗を決定する
ための一般的な方法は１．２又はそれ以下の理想化係数
を要求して（例えば、Yang et al., IEEE Electron Dev
ice Lett., EDL-7, P.75, 1986によって教示された方
法）いるが、エッジ電流は０．１５ミクロンの長さのゲ
ートの場合に理想化係数を約１．７に増加する。
【０００４】
【課題を解決するための手段】本発明の第１の態様によ
れば、ショットキーゲート電極がソースおよびドレイン
オーミック電極間に置かれた半導体基板を有する電界効
果トランジスタにおいて、前記ゲート電極のショットキ
ー界面と前記ゲート電極の金属の１つ以上の側壁との間
の角度が１５０°より大きいことを特徴とする電界効果
トランジスタが得られる。
れば、ショットキーゲート電極がソースおよびドレイン
オーミック電極間に置かれた半導体基板を有する電界効
果トランジスタにおいて、前記ゲート電極のショットキ
ー界面と前記ゲート電極の金属の１つ以上の側壁との間
の角度が１５０°より大きいことを特徴とする電界効果
トランジスタが得られる。
【０００５】
【０００６】本発明の第２の態様によれば、ショットキ
ーゲート電極がソースおよびドレインオーミック電極間
に置かれた半導体基板を有する電界効果トランジスタに
おいて、前記ゲート電極のショットキー界面の１つ以上
の領域での前記ゲート電極の金属の仕事関数は前記領域
外の前記ショットキー界面での仕事関数より高く、前記
領域は、前記ゲート電極のショットキー界面と前記ゲー
ト電極の金属の１つ以上の側壁との交差によって形成さ
れた曲線からの前記ゲート電極の長さの３分の１より離
れた点を含まないことを特徴とする電界効果トランジス
タが得られる。
ーゲート電極がソースおよびドレインオーミック電極間
に置かれた半導体基板を有する電界効果トランジスタに
おいて、前記ゲート電極のショットキー界面の１つ以上
の領域での前記ゲート電極の金属の仕事関数は前記領域
外の前記ショットキー界面での仕事関数より高く、前記
領域は、前記ゲート電極のショットキー界面と前記ゲー
ト電極の金属の１つ以上の側壁との交差によって形成さ
れた曲線からの前記ゲート電極の長さの３分の１より離
れた点を含まないことを特徴とする電界効果トランジス
タが得られる。
【０００７】本発明の第３の態様によれば、ショットキ
ーゲート電極がソースおよびドレインオーミック電極間
に置かれた半導体基板を有する電界効果トランジスタに
おいて、前記ゲート電極のショットキー界面の１つ以上
の領域での前記基板の電子親和力は前記領域外の前記シ
ョットキー界面での電子親和力より低く、前記領域は、
前記ゲート電極のショットキー界面と前記ゲート電極の
金属の１つ以上の側壁との交差によって形成された曲線
からの前記ゲート電極の長さの３分の１より離れた点を
含まないことを特徴とする電界効果トランジスタが得ら
れる。
ーゲート電極がソースおよびドレインオーミック電極間
に置かれた半導体基板を有する電界効果トランジスタに
おいて、前記ゲート電極のショットキー界面の１つ以上
の領域での前記基板の電子親和力は前記領域外の前記シ
ョットキー界面での電子親和力より低く、前記領域は、
前記ゲート電極のショットキー界面と前記ゲート電極の
金属の１つ以上の側壁との交差によって形成された曲線
からの前記ゲート電極の長さの３分の１より離れた点を
含まないことを特徴とする電界効果トランジスタが得ら
れる。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【０００９】（実施の形態１）図１および図２を参照し
て、本発明の第１の実施の形態について説明する。図１
および図２は概略断面図である。
て、本発明の第１の実施の形態について説明する。図１
および図２は概略断面図である。
【００１０】半絶縁性ＧａＡｓ基板１上に、次の層がＭ
ＢＥによって順次成長される：５０ｎｍの厚さのｉ−Ａ
ｌ0.2 Ｇａ0.8 Ａｓバッファ層２、２０ｎｍの厚さのｉ
−Ｉｎ0.2 Ｇａ0.8 Ａｓチャネル層３、２ｎｍの厚さの
ｉ−Ａｌ0.2 Ｇａ0.8 Ａｓスペーサ層４、５０ｎｍの厚
さのシリコンドープした（２×１０17ｃｍ-3）ｎ−Ａｌ
0.2 Ｇａ0.8 Ａｓキャリア供給層５、２０ｎｍの厚さの
ｉ−Ａｌ0.2 Ｇａ0.8Ａｓショットキー層６、および５
０ｎｍの厚さのシリコンドープした（３×１０18ｃ
ｍ-3）ｎ+ −ＧａＡｓ接触層７（図１（ａ））。
ＢＥによって順次成長される：５０ｎｍの厚さのｉ−Ａ
ｌ0.2 Ｇａ0.8 Ａｓバッファ層２、２０ｎｍの厚さのｉ
−Ｉｎ0.2 Ｇａ0.8 Ａｓチャネル層３、２ｎｍの厚さの
ｉ−Ａｌ0.2 Ｇａ0.8 Ａｓスペーサ層４、５０ｎｍの厚
さのシリコンドープした（２×１０17ｃｍ-3）ｎ−Ａｌ
0.2 Ｇａ0.8 Ａｓキャリア供給層５、２０ｎｍの厚さの
ｉ−Ａｌ0.2 Ｇａ0.8Ａｓショットキー層６、および５
０ｎｍの厚さのシリコンドープした（３×１０18ｃ
ｍ-3）ｎ+ −ＧａＡｓ接触層７（図１（ａ））。
【００１１】次に、オーミック接触はフォトレジストで
パターン化され、オーミック金属８（２０ｎｍのＡｕＧ
ｅ、１０ｎｍのＮｉ、１００ｎｍのＡｕ）がｅビーム蒸
着、リフトオフ、およびＮ2 雰囲気中で２分間、３９０
℃でアニールすることによって堆積される。ゲートリセ
スはフォトレジストでパターン化され、ｎ+ −ＧａＡｓ
接触層７はＨ2 Ｏ2 ：Ｈ2 ＳＯ4 ：Ｈ2 Ｏ＝１：４：１
０００、２３℃でエッチされ、ｉ−Ａｌ0.2 Ｇａ0.8 Ａ
ｓショットキー層６が露出される（図１（ｂ））。これ
らの製造工程はこの技術分野で良く知られている。
パターン化され、オーミック金属８（２０ｎｍのＡｕＧ
ｅ、１０ｎｍのＮｉ、１００ｎｍのＡｕ）がｅビーム蒸
着、リフトオフ、およびＮ2 雰囲気中で２分間、３９０
℃でアニールすることによって堆積される。ゲートリセ
スはフォトレジストでパターン化され、ｎ+ −ＧａＡｓ
接触層７はＨ2 Ｏ2 ：Ｈ2 ＳＯ4 ：Ｈ2 Ｏ＝１：４：１
０００、２３℃でエッチされ、ｉ−Ａｌ0.2 Ｇａ0.8 Ａ
ｓショットキー層６が露出される（図１（ｂ））。これ
らの製造工程はこの技術分野で良く知られている。
【００１２】５％ポリメタクリル酸メチル（ＰＭＭＡ）
電子ビーム（ｅビーム）レジスト９が４００ｎｍの厚さ
でかけられ、１７０℃で９０分間焼かれ、そして低ドー
ズ１０（４００ｎｍのビーム直径で３５０ｎｍだけ離れ
た８０ｎＣ／ｃｍの２本）および高ドーズ（２００ｎｍ
の直径の低ドーズ１０の中心に置かれた４５０ｎＣ／ｃ
ｍの１本）で５０ＫｅＶのｅビームで露光された（図１
（ｃ））。
電子ビーム（ｅビーム）レジスト９が４００ｎｍの厚さ
でかけられ、１７０℃で９０分間焼かれ、そして低ドー
ズ１０（４００ｎｍのビーム直径で３５０ｎｍだけ離れ
た８０ｎＣ／ｃｍの２本）および高ドーズ（２００ｎｍ
の直径の低ドーズ１０の中心に置かれた４５０ｎＣ／ｃ
ｍの１本）で５０ＫｅＶのｅビームで露光された（図１
（ｃ））。
【００１３】このレジストはイソプロピルアルコール
（ＩＰＡ）：ＭＩＢＫ＝１：１中に６０秒間現像され、
２分間ＩＰＡ中ですすがれ、底が２５０ｎｍで頂部が８
００ｎｍの聖杯型の開口を生成する。ゲート金属１２
（３００ｎｍのＡｌ）は真空蒸着によって堆積される
（図２（ａ））。
（ＩＰＡ）：ＭＩＢＫ＝１：１中に６０秒間現像され、
２分間ＩＰＡ中ですすがれ、底が２５０ｎｍで頂部が８
００ｎｍの聖杯型の開口を生成する。ゲート金属１２
（３００ｎｍのＡｌ）は真空蒸着によって堆積される
（図２（ａ））。
【００１４】ゲートは２ミクロンの厚さのフォトレジス
ト中でパターン化され、Ａｒ中５００ｅＶでイオンミリ
ングによって作られる（図２（ｂ））。
ト中でパターン化され、Ａｒ中５００ｅＶでイオンミリ
ングによって作られる（図２（ｂ））。
【００１５】最後に、ｅビームレジスト９が０2 プラズ
マ灰化によって除去され、続いてＯＭＲおよびアルコー
ルですすいで、２５０ｎｍの長さの聖杯型ゲートを得
る。
マ灰化によって除去され、続いてＯＭＲおよびアルコー
ルですすいで、２５０ｎｍの長さの聖杯型ゲートを得
る。
【００１６】ショットキー接合とゲート側壁との間の内
角が本発明のかぎの特徴であり、ゲートエッジで電界を
減少するように設計された。図３の計算結果によって示
されるように、電界は１４５°までの角度に対して比較
的に一定で、それより高い角度に対して急激に減少す
る。上記の方法によれば、聖杯型ゲートは内角が１５５
°に製造された。その結果として、理想化係数および見
かけの障壁高さは１．２および０．７５Ｖであり、同じ
長さの従来のゲートにおける結果、１．５および０．７
Ｖに対して著しく改良されている。
角が本発明のかぎの特徴であり、ゲートエッジで電界を
減少するように設計された。図３の計算結果によって示
されるように、電界は１４５°までの角度に対して比較
的に一定で、それより高い角度に対して急激に減少す
る。上記の方法によれば、聖杯型ゲートは内角が１５５
°に製造された。その結果として、理想化係数および見
かけの障壁高さは１．２および０．７５Ｖであり、同じ
長さの従来のゲートにおける結果、１．５および０．７
Ｖに対して著しく改良されている。
【００１７】本発明について特定の実施の形態によって
説明したけれども、当業者は本発明の範囲を逸脱しない
で種々の変更が可能であることが詳細に理解できるだろ
う。例えば、鈍角の内角をもつゲートは、多層レジスト
マスクやレジスト／酸化物マスクによって製造できる。
説明したけれども、当業者は本発明の範囲を逸脱しない
で種々の変更が可能であることが詳細に理解できるだろ
う。例えば、鈍角の内角をもつゲートは、多層レジスト
マスクやレジスト／酸化物マスクによって製造できる。
【００１８】（実施の形態２）図４および図５を参照し
て、本発明の第２の実施の形態について説明する。図４
および図５は概略断面図である。
て、本発明の第２の実施の形態について説明する。図４
および図５は概略断面図である。
【００１９】半絶縁性ＧａＡｓ基板４１上に、次の層が
ＭＢＥによって順次成長される：５０ｎｍの厚さのｉ−
Ａｌ0.2 Ｇａ0.8 Ａｓバッファ層４２、２０ｎｍの厚さ
のｉ−Ｉｎ0.2 Ｇａ0.8 Ａｓチャネル層４３、２ｎｍの
厚さのｉ−Ａｌ0.2 Ｇａ0.8Ａｓスペーサ層４４、５０
ｎｍの厚さのシリコンドープした（２×１０17ｃｍ-3）
ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓキャリア供給層４５、２０ｎ
ｍの厚さのｉ−Ａｌ0.2 Ｇａ0.8 Ａｓショットキー層４
６、および５０ｎｍの厚さのシリコンドープした（３×
１０18ｃｍ-3）ｎ+ −ＧａＡｓ接触層４７（図４
（ａ））。
ＭＢＥによって順次成長される：５０ｎｍの厚さのｉ−
Ａｌ0.2 Ｇａ0.8 Ａｓバッファ層４２、２０ｎｍの厚さ
のｉ−Ｉｎ0.2 Ｇａ0.8 Ａｓチャネル層４３、２ｎｍの
厚さのｉ−Ａｌ0.2 Ｇａ0.8Ａｓスペーサ層４４、５０
ｎｍの厚さのシリコンドープした（２×１０17ｃｍ-3）
ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓキャリア供給層４５、２０ｎ
ｍの厚さのｉ−Ａｌ0.2 Ｇａ0.8 Ａｓショットキー層４
６、および５０ｎｍの厚さのシリコンドープした（３×
１０18ｃｍ-3）ｎ+ −ＧａＡｓ接触層４７（図４
（ａ））。
【００２０】次に、オーミック接触は第１のフォトレジ
スト（ＰＲ）でパターン化され、オーミック金属４８
（２０ｎｍのＡｕＧｅ，１０ｎｍのＮｉ，１００ｎｍの
Ａｕ）がｅビーム蒸着、リフトオフ、および窒素雰囲気
中で２分間、３９０℃でアニールすることによって堆積
される。これらの製造工程はこの技術分野で良く知られ
ている。ゲートリセスはＰＲでパターン化され、ｎ+ −
ＧａＡｓ接触層４７はＣＣｌ2 Ｆ2 プラズマ中で反応イ
オンエッチングによってエッチされ、ｉ−Ａｌ0.2 Ｇａ
0.8 Ａｓショットキー層４６が露出される（図１
（ｂ））。
スト（ＰＲ）でパターン化され、オーミック金属４８
（２０ｎｍのＡｕＧｅ，１０ｎｍのＮｉ，１００ｎｍの
Ａｕ）がｅビーム蒸着、リフトオフ、および窒素雰囲気
中で２分間、３９０℃でアニールすることによって堆積
される。これらの製造工程はこの技術分野で良く知られ
ている。ゲートリセスはＰＲでパターン化され、ｎ+ −
ＧａＡｓ接触層４７はＣＣｌ2 Ｆ2 プラズマ中で反応イ
オンエッチングによってエッチされ、ｉ−Ａｌ0.2 Ｇａ
0.8 Ａｓショットキー層４６が露出される（図１
（ｂ））。
【００２１】２００ｎｍの厚さをもつＳｉＯx フィルム
４９は、プラズマ補助化学的気相成長（ＰＥＣＶＤ）に
よって堆積され、ゲート開口が第２のＰＲ層５０を使用
してパターン化される。ゲート開口はＣＦ4 プラズマ中
のＲＩＥによってＳｉＯx フィルム４９にエッチされ、
ｉ−Ａｌ0.2 Ｇａ0.8 Ａｓショットキー層４６を露出す
る（図４（ｃ））。
４９は、プラズマ補助化学的気相成長（ＰＥＣＶＤ）に
よって堆積され、ゲート開口が第２のＰＲ層５０を使用
してパターン化される。ゲート開口はＣＦ4 プラズマ中
のＲＩＥによってＳｉＯx フィルム４９にエッチされ、
ｉ−Ａｌ0.2 Ｇａ0.8 Ａｓショットキー層４６を露出す
る（図４（ｃ））。
【００２２】ショットキー金属５１（１０ｎｍのＭｏ，
１０ｎｍのＴｉ，１０ｎｍのＰｔ）が蒸着され、ＳｉＯ
x フィルム４９はＣＦ4 プラズマ中でプラズマエッチン
グによって５０ｎｍエッチバックされる（図５
（ａ））。
１０ｎｍのＴｉ，１０ｎｍのＰｔ）が蒸着され、ＳｉＯ
x フィルム４９はＣＦ4 プラズマ中でプラズマエッチン
グによって５０ｎｍエッチバックされる（図５
（ａ））。
【００２３】ショットキー金属５１はリフトオフされ、
３ｎｍのＺｎ５２および５００ｎｍのＡｌ５３がそれぞ
れ真空蒸着およびスパッタリングによって堆積される。
ゲートトップが第３のＰＲ層５４中にパターン化される
（図５（ｂ））。
３ｎｍのＺｎ５２および５００ｎｍのＡｌ５３がそれぞ
れ真空蒸着およびスパッタリングによって堆積される。
ゲートトップが第３のＰＲ層５４中にパターン化される
（図５（ｂ））。
【００２４】マスクとして第３のＰＲ層５４を使用し
て、ＡｌおよびＺｎ層５３および５２は５００ｅＶＡｒ
イオンでミリングすることによって除去される（図５
（ｃ））。最後に、浅いｐ型領域５５が、Ｎ2 雰囲気で
２０秒間、３９０℃でアニーリングすることによってゲ
ットエッジに形成される。
て、ＡｌおよびＺｎ層５３および５２は５００ｅＶＡｒ
イオンでミリングすることによって除去される（図５
（ｃ））。最後に、浅いｐ型領域５５が、Ｎ2 雰囲気で
２０秒間、３９０℃でアニーリングすることによってゲ
ットエッジに形成される。
【００２５】これらｐ型領域が本発明のかぎとなる特徴
であり、それらはゲートエッジでの電界を減少し、した
がって理想化係数を低下させる。それらはゲートエッジ
からゲート長の３分の１以下の距離に延在しており、し
きい電圧を変化するのを避けている。上述した方法によ
れば、ゲートは０．５μｍの長さに製造された。その結
果として、理想化係数および見かけの障壁高さは１．２
および０．８５Ｖであり、同じ長さの従来のゲートにお
ける結果、１．４および０．８Ｖに対して著しく改良さ
れている。さらに、降伏電圧は、従来の装置での１４Ｖ
に比較して、１８Ｖと高い。
であり、それらはゲートエッジでの電界を減少し、した
がって理想化係数を低下させる。それらはゲートエッジ
からゲート長の３分の１以下の距離に延在しており、し
きい電圧を変化するのを避けている。上述した方法によ
れば、ゲートは０．５μｍの長さに製造された。その結
果として、理想化係数および見かけの障壁高さは１．２
および０．８５Ｖであり、同じ長さの従来のゲートにお
ける結果、１．４および０．８Ｖに対して著しく改良さ
れている。さらに、降伏電圧は、従来の装置での１４Ｖ
に比較して、１８Ｖと高い。
【００２６】本発明について特定の実施の形態によって
説明したけれども、当業者は本発明の範囲を逸脱しない
で種々の変更が可能であることが詳細に理解できるだろ
う。例えば、ｐ型領域はその後拡散によって形成される
よりも層構造に成長されても良い。
説明したけれども、当業者は本発明の範囲を逸脱しない
で種々の変更が可能であることが詳細に理解できるだろ
う。例えば、ｐ型領域はその後拡散によって形成される
よりも層構造に成長されても良い。
【００２７】（実施の形態３）図６および図７を参照し
て、本発明の第３の実施の形態について説明する。図６
および図７は概略断面図である。
て、本発明の第３の実施の形態について説明する。図６
および図７は概略断面図である。
【００２８】半絶縁性ＧａＡｓ基板６１上に、次の層が
ＭＢＥによって順次成長される：５０ｎｍの厚さのｉ−
Ａｌ0.2 Ｇａ0.8 Ａｓバッファ層６２、２０ｎｍの厚さ
のｉ−Ｉｎ0.2 Ｇａ0.8 Ａｓチャネル層６３、２ｎｍの
厚さのｉ−Ａｌ0.2 Ｇａ0.8Ａｓスペーサ層６４、１０
ｎｍの厚さのシリコンドープした（１×１０18ｃｍ-3）
ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓキャリア供給層６５、１０ｎ
ｍの厚さのｉ−Ｉｎ0.49Ｇａ0.51Ｐ第１のショットキー
層６６、１０ｎｍの厚さのｉ−Ａｌ0.25Ｇａ0.75Ａｓ第
２のショットキー層６６ａ、および５０ｎｍの厚さのシ
リコンドープした（３×１０18ｃｍ-3）ｎ+ −ＧａＡｓ
接触層６７（図６（ａ））。
ＭＢＥによって順次成長される：５０ｎｍの厚さのｉ−
Ａｌ0.2 Ｇａ0.8 Ａｓバッファ層６２、２０ｎｍの厚さ
のｉ−Ｉｎ0.2 Ｇａ0.8 Ａｓチャネル層６３、２ｎｍの
厚さのｉ−Ａｌ0.2 Ｇａ0.8Ａｓスペーサ層６４、１０
ｎｍの厚さのシリコンドープした（１×１０18ｃｍ-3）
ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓキャリア供給層６５、１０ｎ
ｍの厚さのｉ−Ｉｎ0.49Ｇａ0.51Ｐ第１のショットキー
層６６、１０ｎｍの厚さのｉ−Ａｌ0.25Ｇａ0.75Ａｓ第
２のショットキー層６６ａ、および５０ｎｍの厚さのシ
リコンドープした（３×１０18ｃｍ-3）ｎ+ −ＧａＡｓ
接触層６７（図６（ａ））。
【００２９】次に、オーミック接触は第１のフォトレジ
スト（ＰＲ）層でパターン化され、オーミック金属６８
（２０ｎｍのＡｕＧｅ、１０ｎｍのＮｉ、１００ｎｍの
Ａｕ）がｅビーム蒸着、リフトオフ、および窒素雰囲気
中で２分間、３９０℃でアニールすることによって堆積
される。これらの工程はこの技術分野で良く知られてい
る。ゲートリセスは第１のＰＲ層でパターン化され、ｎ
+ −ＧａＡｓ接触層６７はＣＣｌ2 Ｆ2 プラズマでエッ
チされ、第２のｉ−Ａｌ0.25Ｇａ0.75Ａｓショットキー
層６６ａが露出される。第１のＰＲ層が除去される（図
６（ｂ））。
スト（ＰＲ）層でパターン化され、オーミック金属６８
（２０ｎｍのＡｕＧｅ、１０ｎｍのＮｉ、１００ｎｍの
Ａｕ）がｅビーム蒸着、リフトオフ、および窒素雰囲気
中で２分間、３９０℃でアニールすることによって堆積
される。これらの工程はこの技術分野で良く知られてい
る。ゲートリセスは第１のＰＲ層でパターン化され、ｎ
+ −ＧａＡｓ接触層６７はＣＣｌ2 Ｆ2 プラズマでエッ
チされ、第２のｉ−Ａｌ0.25Ｇａ0.75Ａｓショットキー
層６６ａが露出される。第１のＰＲ層が除去される（図
６（ｂ））。
【００３０】２００ｎｍの厚さをもつＳｉＯx フィルム
６９は、プラズマ補助化学的気相成長（ＰＥＣＶＤ）に
よって堆積され、ゲート開口が第２のＰＲ層７０を使用
してパターン化される。ゲート開口はＣＦ4 プラズマ中
の反応イオンエッチング（ＲＩＥ）によってＳｉＯx フ
ィルム６９にエッチされ、ｉ−Ａｌ0.25Ｇａ0.75Ａｓ第
２のショットキー層６６ａを露出する（図６（ｃ））。
６９は、プラズマ補助化学的気相成長（ＰＥＣＶＤ）に
よって堆積され、ゲート開口が第２のＰＲ層７０を使用
してパターン化される。ゲート開口はＣＦ4 プラズマ中
の反応イオンエッチング（ＲＩＥ）によってＳｉＯx フ
ィルム６９にエッチされ、ｉ−Ａｌ0.25Ｇａ0.75Ａｓ第
２のショットキー層６６ａを露出する（図６（ｃ））。
【００３１】ｉ−Ａｌ0.25Ｇａ0.75Ａｓ第２のショット
キー層６６ａはＣＦ4 プラズマ中のＲＩＥによってエッ
チされ、ｉ−Ｉｎ0.49Ｇａ0.51Ｐ第１のショットキー層
６６を露出する。第１のショットキー金属７１（１０ｎ
ｍのＭｏ，１０ｎｍのＴｉ，１０ｎｍのＰｔ）が蒸着さ
れ、ＳｉＯx フィルム６９はＣＦ4 プラズマ中でプラズ
マエッチングによって５０ｎｍエッチバックされる（図
７（ａ））。
キー層６６ａはＣＦ4 プラズマ中のＲＩＥによってエッ
チされ、ｉ−Ｉｎ0.49Ｇａ0.51Ｐ第１のショットキー層
６６を露出する。第１のショットキー金属７１（１０ｎ
ｍのＭｏ，１０ｎｍのＴｉ，１０ｎｍのＰｔ）が蒸着さ
れ、ＳｉＯx フィルム６９はＣＦ4 プラズマ中でプラズ
マエッチングによって５０ｎｍエッチバックされる（図
７（ａ））。
【００３２】第１のショットキー金属７１はリフトオフ
され、第２のショットキー金属（１０ｎｍのＰｔおよび
３００ｎｍのＡｕ）７３がそれぞれスパッタリングおよ
び真空蒸着によって堆積される。ゲートトップが第３の
ＰＲ層７４中にパターン化される（図７（ｂ））。
され、第２のショットキー金属（１０ｎｍのＰｔおよび
３００ｎｍのＡｕ）７３がそれぞれスパッタリングおよ
び真空蒸着によって堆積される。ゲートトップが第３の
ＰＲ層７４中にパターン化される（図７（ｂ））。
【００３３】第３のＰＲ層７４マスクとしてを使用し
て、第２のショットキー金属は５００ｅＶ、Ａｒイオン
でイオンミリングすることによって除去される（図７
（ｃ））。
て、第２のショットキー金属は５００ｅＶ、Ａｒイオン
でイオンミリングすることによって除去される（図７
（ｃ））。
【００３４】第２のショットキー金属７３の下にあるｉ
−Ａｌ0.25Ｇａ0.75Ａｓ第２のショットキー層６６ａの
位置が本発明のかぎとなる特徴であり、それらはゲート
エッジでの障壁高さを高くして高電界にもかかわらずト
ンネル電流を減少し、したがって理想化係数を低下させ
る。それらはゲートエッジからゲート長の３分の１以下
の距離に延在しており、しきい電圧を変化するのを避け
ている。上述した方法によれば、ゲートは０．５μｍの
長さに製造された。その結果として、理想化係数および
見かけの障壁高さは１．１および０．８７Ｖであり、同
じ長さの従来のゲートにおける結果、１．４および０．
８Ｖに対して著しく改良されている。さらに、降伏電圧
は、従来の装置での１４Ｖに比較して、１７Ｖと高い。
−Ａｌ0.25Ｇａ0.75Ａｓ第２のショットキー層６６ａの
位置が本発明のかぎとなる特徴であり、それらはゲート
エッジでの障壁高さを高くして高電界にもかかわらずト
ンネル電流を減少し、したがって理想化係数を低下させ
る。それらはゲートエッジからゲート長の３分の１以下
の距離に延在しており、しきい電圧を変化するのを避け
ている。上述した方法によれば、ゲートは０．５μｍの
長さに製造された。その結果として、理想化係数および
見かけの障壁高さは１．１および０．８７Ｖであり、同
じ長さの従来のゲートにおける結果、１．４および０．
８Ｖに対して著しく改良されている。さらに、降伏電圧
は、従来の装置での１４Ｖに比較して、１７Ｖと高い。
【００３５】本発明について特定の実施の形態によって
説明したけれども、当業者は本発明の範囲を逸脱しない
で種々の変更が可能であることが詳細に理解できるだろ
う。例えば、第２のショットキー層６６ａはＡｌＧａＡ
ｓの代わりにＩｎＡｌＡｓで形成されても良い。
説明したけれども、当業者は本発明の範囲を逸脱しない
で種々の変更が可能であることが詳細に理解できるだろ
う。例えば、第２のショットキー層６６ａはＡｌＧａＡ
ｓの代わりにＩｎＡｌＡｓで形成されても良い。
【００３６】
【発明の効果】本発明の効果はゲートエッジでのトンネ
ル電流を減少することによってゲート電流の理想化係数
を減少することができる。この減少は、モデリングと回
路設計目的のために、ソースおよびドレイン抵抗を得る
ための標準的な方法（例えば、Yang et al., IEEE Elec
tron Device Lett., EDL-7, P.75, 1986）の使用を可能
とする。さらに、本発明はある実施の形態において見か
けの障壁高さと降伏電圧とを増加できる。
ル電流を減少することによってゲート電流の理想化係数
を減少することができる。この減少は、モデリングと回
路設計目的のために、ソースおよびドレイン抵抗を得る
ための標準的な方法（例えば、Yang et al., IEEE Elec
tron Device Lett., EDL-7, P.75, 1986）の使用を可能
とする。さらに、本発明はある実施の形態において見か
けの障壁高さと降伏電圧とを増加できる。
【図１】本発明の第１の実施の形態に係る製造工程の前
半部分の概略断面図である。
半部分の概略断面図である。
【図２】本発明の第１の実施の形態に係る製造工程の後
半部分の概略断面図である。
半部分の概略断面図である。
【図３】ゲート金属の内角の関数としてのショットキー
界面での計算された電界を示す図である。
界面での計算された電界を示す図である。
【図４】本発明の第２の実施の形態に係る製造工程の前
半部分の概略断面図である。
半部分の概略断面図である。
【図５】本発明の第２の実施の形態に係る製造工程の後
半部分の概略断面図である。
半部分の概略断面図である。
【図６】本発明の第３の実施の形態に係る製造工程の前
半部分の概略断面図である。
半部分の概略断面図である。
【図７】本発明の第３の実施の形態に係る製造工程の後
半部分の概略断面図である。
半部分の概略断面図である。
【図８】従来の概略断面図である。
１，２１，４１，６１ 半絶縁性ＧａＡｓ基板 ２２ ｉ−ＧａＡｓ層 ２３ ｉ−Ｉｎ0.2 Ｇａ0.8 Ａｓ層 ２４ 第１のｎ−ＧａＡｓ層 ２５ ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ層 ２６ ｉ−Ａｌ0.2 Ｇａ0.8 Ａｓ層 ２７ 第２のｎ−ＧａＡｓ層 ２８ ソース電極 ２９ ドレイン電極 ３０ ショットキーゲート電極 ３１ ゲート電極の頂点 ２，４２，６２ ｉ−Ａｌ0.2 Ｇａ0.8 Ａｓバッファ
層 ３，４３，６３ ｉ−Ｉｎ0.2 Ｇａ0.8 Ａｓチャネル
層 ４，４４，６４ ｉ−Ａｌ0.2 Ｇａ0.8 Ａｓスペーサ
層 ５，４５，６５ ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓキャリア
供給層 ６，４６ ｉ−Ａｌ0.2 Ｇａ0.8 Ａｓショットキ−層 ７，４７，６７ ｎ+ −ＧａＡｓ接触層 ８，４８，５８ オーミック金属（２０ｎｍのＡｕ.5
Ｇｅ.5，１０ｎｍのＮｉ，１００ｎｍのＡｕ） ９ ｅビームレジスト １０ ５０ｅＶのｅビーム，低ドーズ １１ ５０ｅＶのｅビーム，高ドーズ １２ ゲート金属 ４９，６９ ＳｉＯx フィルム ５０，６０ 第２のＰＲ層 ５１ ショットキー金属 ５２ Ｚｎ ５３ Ａｌ ５４，７４ 第３のＰＲ層 ５５ ｐ型 ６６ ｉ−Ｉｎ0.49Ｇａ0.51Ｐ第１のショットキー層 ６６ａ ｉ−Ａｌ0.25Ｇａ0.75Ａｓ第２のショットキ
ー層 ７１ 第１のショットキー金属（１０ｎｍのＭｏ，１
０ｎｍのＴｉ，１０ｎｍのＰｔ） ７３ 第２のショットキー金属（１０ｎｍのＰｔと３
００ｎｍのＡｕ）
層 ３，４３，６３ ｉ−Ｉｎ0.2 Ｇａ0.8 Ａｓチャネル
層 ４，４４，６４ ｉ−Ａｌ0.2 Ｇａ0.8 Ａｓスペーサ
層 ５，４５，６５ ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓキャリア
供給層 ６，４６ ｉ−Ａｌ0.2 Ｇａ0.8 Ａｓショットキ−層 ７，４７，６７ ｎ+ −ＧａＡｓ接触層 ８，４８，５８ オーミック金属（２０ｎｍのＡｕ.5
Ｇｅ.5，１０ｎｍのＮｉ，１００ｎｍのＡｕ） ９ ｅビームレジスト １０ ５０ｅＶのｅビーム，低ドーズ １１ ５０ｅＶのｅビーム，高ドーズ １２ ゲート金属 ４９，６９ ＳｉＯx フィルム ５０，６０ 第２のＰＲ層 ５１ ショットキー金属 ５２ Ｚｎ ５３ Ａｌ ５４，７４ 第３のＰＲ層 ５５ ｐ型 ６６ ｉ−Ｉｎ0.49Ｇａ0.51Ｐ第１のショットキー層 ６６ａ ｉ−Ａｌ0.25Ｇａ0.75Ａｓ第２のショットキ
ー層 ７１ 第１のショットキー金属（１０ｎｍのＭｏ，１
０ｎｍのＴｉ，１０ｎｍのＰｔ） ７３ 第２のショットキー金属（１０ｎｍのＰｔと３
００ｎｍのＡｕ）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/337 H01L 21/338 H01L 27/095 H01L 29/778 H01L 29/80 - 29/812
Claims (9)
- 【請求項１】 ショットキーゲート電極がソースおよび
ドレインオーミック電極間に置かれた半導体基板を有す
る電界効果トランジスタにおいて、前記ゲート電極のシ
ョットキー界面と前記ゲート電極の金属の１つ以上の側
壁との間の角度が１５０°より大きいことを特徴とする
電界効果トランジスタ。 - 【請求項２】 前記１つ以上の側壁が前記ドレイン電極
と面する単一の側壁である請求項１に記載の電界効果ト
ランジスタ。 - 【請求項３】 前記１つ以上の側壁が前記ソース電極と
面する単一の側壁である請求項１に記載の電界効果トラ
ンジスタ。 - 【請求項４】 ショットキーゲート電極がソースおよび
ドレインオーミック電極間に置かれた半導体基板を有す
る電界効果トランジスタにおいて、前記ゲート電極のシ
ョットキー界面の１つ以上の領域での前記ゲート電極の
金属の仕事関数は前記領域外の前記ショットキー界面で
の仕事関数より高く、前記領域は、前記ゲート電極のシ
ョットキー界面と前記ゲート電極の金属の１つ以上の側
壁との交差によって形成された曲線からの前記ゲート電
極の長さの３分の１より離れた点を含まないことを特徴
とする電界効果トランジスタ。 - 【請求項５】 前記側壁が、前記ソース電極と面する側
壁を含まない請求項４に記載の電界効果トランジスタ。 - 【請求項６】 前記側壁が、前記ドレイン電極と面する
側壁を含まない請求項４に記載の電界効果トランジス
タ。 - 【請求項７】 ショットキーゲート電極がソースおよび
ドレインオーミック電極間に置かれた半導体基板を有す
る電界効果トランジスタにおいて、前記ゲート電極のシ
ョットキー界面の１つ以上の領域での前記基板の電子親
和力は前記領域外の前記ショットキー界面での電子親和
力より低く、前記領域は、前記ゲート電極のショットキ
ー界面と前記ゲート電極の金属の１つ以上の側壁との交
差によって形成された曲線からの前記ゲート電極の長さ
の３分の１より離れた点を含まないことを特徴とする電
界効果トランジスタ。 - 【請求項８】 前記側壁が、前記ソース電極と面する側
壁を含まない請求項７に記載の電界効果トランジスタ。 - 【請求項９】 前記側壁が、前記ドレイン電極と面する
側壁を含まない請求項７に記載の電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09229311A JP3141931B2 (ja) | 1997-08-26 | 1997-08-26 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09229311A JP3141931B2 (ja) | 1997-08-26 | 1997-08-26 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1167793A JPH1167793A (ja) | 1999-03-09 |
| JP3141931B2 true JP3141931B2 (ja) | 2001-03-07 |
Family
ID=16890160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09229311A Expired - Fee Related JP3141931B2 (ja) | 1997-08-26 | 1997-08-26 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3141931B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005086171A (ja) | 2003-09-11 | 2005-03-31 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1997
- 1997-08-26 JP JP09229311A patent/JP3141931B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1167793A (ja) | 1999-03-09 |
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