JP3236386B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3236386B2 JP3236386B2 JP00559993A JP559993A JP3236386B2 JP 3236386 B2 JP3236386 B2 JP 3236386B2 JP 00559993 A JP00559993 A JP 00559993A JP 559993 A JP559993 A JP 559993A JP 3236386 B2 JP3236386 B2 JP 3236386B2
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置、特に化
合物半導体等をもちいた超高速ディジタルＩＣなどを構
成する電界効果型トランジスタ（所謂ＦＥＴと称す
る。）の製造方法に関する。
合物半導体等をもちいた超高速ディジタルＩＣなどを構
成する電界効果型トランジスタ（所謂ＦＥＴと称す
る。）の製造方法に関する。
【０００２】
【従来の技術】通常、この種のディジタルＩＣは、ＤＣ
ＦＬ（Ｄｉｒｅｃｔ ＣｏｕｐｌｅｄＦｉｅｌｄ Ｅｆ
ｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）の名で
知られており、回路構成が簡単で、低消費電力特性を有
しているため、ＧａＡｓ集積回路のＬＳＩ化に最も適し
た回路構成である（文献Ｉ：「超ＬＳＩ総合事典」、サ
イエンスフォ−ラム、昭和６３年、ｐ３１参照）。
ＦＬ（Ｄｉｒｅｃｔ ＣｏｕｐｌｅｄＦｉｅｌｄ Ｅｆ
ｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）の名で
知られており、回路構成が簡単で、低消費電力特性を有
しているため、ＧａＡｓ集積回路のＬＳＩ化に最も適し
た回路構成である（文献Ｉ：「超ＬＳＩ総合事典」、サ
イエンスフォ−ラム、昭和６３年、ｐ３１参照）。
【０００３】以下、図７を用いてＤＣＦＬの回路構成お
よび駆動方法を簡単に説明する。
よび駆動方法を簡単に説明する。
【０００４】図７の回路図は、多数配列された半導体素
子中の一部を代表的に示してある。
子中の一部を代表的に示してある。
【０００５】図中、１０はデプレッションモ−ドＦＥＴ
（Ｄ−ＦＥＴとも称す。）、１２はエンハンスメントモ
−ドＦＥＴ（Ｅ−ＦＥＴとも称す。）、１４は電源電圧
端子、１６は入力電圧端子、１８は出力電圧端子、２０
は配線接続点を表している。
（Ｄ−ＦＥＴとも称す。）、１２はエンハンスメントモ
−ドＦＥＴ（Ｅ−ＦＥＴとも称す。）、１４は電源電圧
端子、１６は入力電圧端子、１８は出力電圧端子、２０
は配線接続点を表している。
【０００６】また、入力電圧端子１６は、Ｅ−ＦＥＴ１
２のゲ−ト電極に接続されている。また、Ｅ−ＦＥＴ１
２のソ−ス電極はア−ス２２に接続されている。一方、
ドレイン電極は、Ｄ−ＦＥＴ１０のソ−ス電極に接続さ
れ、またＤ−ＦＥＴ１０のドレイン電極は電源電圧端子
１４に接続されている。
２のゲ−ト電極に接続されている。また、Ｅ−ＦＥＴ１
２のソ−ス電極はア−ス２２に接続されている。一方、
ドレイン電極は、Ｄ−ＦＥＴ１０のソ−ス電極に接続さ
れ、またＤ−ＦＥＴ１０のドレイン電極は電源電圧端子
１４に接続されている。
【０００７】また、Ｄ−ＦＥＴ１０のゲ−ト電極は、出
力電圧端子１８に接続されている。
力電圧端子１８に接続されている。
【０００８】また、Ｅ／Ｄ形ＦＥＴのソ−ス・ドレイン
を結合する配線とＤ−ＦＥＴ１０側のゲ−ト電極・出力
電圧を結合する配線とは配線接続点２０で接続されてい
る。
を結合する配線とＤ−ＦＥＴ１０側のゲ−ト電極・出力
電圧を結合する配線とは配線接続点２０で接続されてい
る。
【０００９】次に、ＤＣＦＬ回路の駆動方法につき説明
する。
する。
【００１０】入力電圧端子１６から印加された入力電圧
ＶinがＤＣＦＬインバ−タの理論しきい値よりも低レベ
ル（Ｌレベル）にあるとスイッチングトランジスタであ
るＥ−ＦＥＴ１２が遮断状態（オフ状態）になって、定
電流源であるＤ−ＦＥＴ１０はオン状態となるが電源電
圧端子１４からア−スへ電流は流れない。このとき端子
１８での出力電圧ＶoutはＶinの否定、すなわち高レベ
ル（Ｈレベル）となる。
ＶinがＤＣＦＬインバ−タの理論しきい値よりも低レベ
ル（Ｌレベル）にあるとスイッチングトランジスタであ
るＥ−ＦＥＴ１２が遮断状態（オフ状態）になって、定
電流源であるＤ−ＦＥＴ１０はオン状態となるが電源電
圧端子１４からア−スへ電流は流れない。このとき端子
１８での出力電圧ＶoutはＶinの否定、すなわち高レベ
ル（Ｈレベル）となる。
【００１１】一方、入力電圧ＶinがＨレベルになると、
Ｅ−ＦＥＴが導通状態（オン状態）となり、Ｄ−ＦＥＴ
の電流はＥ−ＦＥＴを通過してア−スに流れ込む。この
とき端子１８での出力電圧Ｖout はＬレベルとなる。
Ｅ−ＦＥＴが導通状態（オン状態）となり、Ｄ−ＦＥＴ
の電流はＥ−ＦＥＴを通過してア−スに流れ込む。この
とき端子１８での出力電圧Ｖout はＬレベルとなる。
【００１２】従来、Ｅ−ＦＥＴのゲ−ト電極の上部を下
部部分より大きくして製造方法する例としては、文献Ｉ
Ｉ（「Ｅｎｈａｎｃｅｍｅｎｔ−Ｎｏｄｅ Ｐｓｅｕｄ
ｏｍｏｒｐｈｉｃ Ｉｎｖｅｒｔｅｄ ＨＥＭＴ ｆｏ
ｒ Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ」、Ｋａ
ｚｕｈｉｋｏ、Ｏｈｍｕｒａ、ａｌ．ＩＥＥＥ、ＴＲＡ
ＮＳＡＣＴＩＯＮＳ ＯＮ ＭＩＣＲＯＷＡＶＥ ＴＨ
ＥＯＲＹ ＡＮＤ ＴＥＣＨＮＩＱＵＥＳ 、Ｖｏｌ，
３９、ＮＯ．１２、ＤＥＣＥＭＢＥＲ １９９１）が開
示されている。
部部分より大きくして製造方法する例としては、文献Ｉ
Ｉ（「Ｅｎｈａｎｃｅｍｅｎｔ−Ｎｏｄｅ Ｐｓｅｕｄ
ｏｍｏｒｐｈｉｃ Ｉｎｖｅｒｔｅｄ ＨＥＭＴ ｆｏ
ｒ Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ」、Ｋａ
ｚｕｈｉｋｏ、Ｏｈｍｕｒａ、ａｌ．ＩＥＥＥ、ＴＲＡ
ＮＳＡＣＴＩＯＮＳ ＯＮ ＭＩＣＲＯＷＡＶＥ ＴＨ
ＥＯＲＹ ＡＮＤ ＴＥＣＨＮＩＱＵＥＳ 、Ｖｏｌ，
３９、ＮＯ．１２、ＤＥＣＥＭＢＥＲ １９９１）が開
示されている。
【００１３】図８および図９は、文献ＩＩに開示されて
いるマッシュル−ム形のゲ−ト電極を有するＥ−ＦＥＴ
の工程を説明するための図である。
いるマッシュル−ム形のゲ−ト電極を有するＥ−ＦＥＴ
の工程を説明するための図である。
【００１４】先ず、ＧａＡｓ基板３０上に絶縁膜３２
（ＳＩＮ膜）を積層させた後、第１および第２レジスト
パタ−ン３４、３６を形成する（図８の（Ａ））。な
お、この時の第２レジストパタ−ン３６の膜厚は約０．
５μｍ程度とする。
（ＳＩＮ膜）を積層させた後、第１および第２レジスト
パタ−ン３４、３６を形成する（図８の（Ａ））。な
お、この時の第２レジストパタ−ン３６の膜厚は約０．
５μｍ程度とする。
【００１５】次に、垂直軸に対して２０度の傾斜角度で
蒸着をおこなってアルミニウムの薄膜をＳＩＮ膜３２の
露出面に被着させる。このような斜め蒸着によって０．
２μｍ幅のスリットが形成されたアルミニウム（Ａｌ）
膜をシリコン窒化膜３２上に得ている（図８の
（Ｂ））。
蒸着をおこなってアルミニウムの薄膜をＳＩＮ膜３２の
露出面に被着させる。このような斜め蒸着によって０．
２μｍ幅のスリットが形成されたアルミニウム（Ａｌ）
膜をシリコン窒化膜３２上に得ている（図８の
（Ｂ））。
【００１６】次に、任意適当な条件の下でＲＩＥ（Ｒｅ
ａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法などを用い
てＳＩＮ膜３２中に溝４２を設け、ＧａＡｓ基板３０の
表面を部分的に露出させる（図８の（Ｃ））。
ａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法などを用い
てＳＩＮ膜３２中に溝４２を設け、ＧａＡｓ基板３０の
表面を部分的に露出させる（図８の（Ｃ））。
【００１７】次に、形成すべきＦＥＴをＥ−ＦＥＴにす
るため、塩素ガスを用いてＥＣＲ（Ｅｌｅｃｔｒｏｎ
Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）法などを用
いてドライ或いはウエットエッチングにより第１および
第２リセス４４、４６を形成する（図９の（Ａ））。
るため、塩素ガスを用いてＥＣＲ（Ｅｌｅｃｔｒｏｎ
Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）法などを用
いてドライ或いはウエットエッチングにより第１および
第２リセス４４、４６を形成する（図９の（Ａ））。
【００１８】次に、第２レジストパタ−ン３６をマスク
にして蒸着法等を用いて金属蒸着を行ってゲ−ト金属層
４８ａ、４８ｂを形成する（図９の（Ｂ））。
にして蒸着法等を用いて金属蒸着を行ってゲ−ト金属層
４８ａ、４８ｂを形成する（図９の（Ｂ））。
【００１９】その後、リフトオフ法によって第１および
第２レジストパタ−ン３４、３６および第２レジストパ
タ−ン上のゲ−ト金属層４８ｂを除去し、図９の（Ｃ）
の構造体を得る。このとき残存したゲ−ト金属層部分４
９がゲ−ト電極となる。文献ＩＩでは、Ｅ−ＦＥＴの製
造方法についての記載はされているが、もう一方のＤ−
ＦＥＴを形成する方法については何ら記載はない。従っ
て、従来の方法では先ずＥ−ＦＥＴを形成した後、Ｄ−
ＦＥＴを形成するという２段階の方法によってＤＣＦＬ
を構成していた。
第２レジストパタ−ン３４、３６および第２レジストパ
タ−ン上のゲ−ト金属層４８ｂを除去し、図９の（Ｃ）
の構造体を得る。このとき残存したゲ−ト金属層部分４
９がゲ−ト電極となる。文献ＩＩでは、Ｅ−ＦＥＴの製
造方法についての記載はされているが、もう一方のＤ−
ＦＥＴを形成する方法については何ら記載はない。従っ
て、従来の方法では先ずＥ−ＦＥＴを形成した後、Ｄ−
ＦＥＴを形成するという２段階の方法によってＤＣＦＬ
を構成していた。
【００２０】
【発明が解決しようとする課題】しかしながら、この従
来ＤＣＦＬの製造方法においては、上述したように、同
一ＧａＡｓ基板上に、先ずＥ−ＦＥＴ（或いはＤ−ＦＥ
Ｔ）を形成し、その後、Ｄ−ＦＥＴ（或いはＥ−ＦＥ
Ｔ）を形成している。従って、製造工程の工数の増加ま
たは製造上の煩雑さが生じるという問題があった。
来ＤＣＦＬの製造方法においては、上述したように、同
一ＧａＡｓ基板上に、先ずＥ−ＦＥＴ（或いはＤ−ＦＥ
Ｔ）を形成し、その後、Ｄ−ＦＥＴ（或いはＥ−ＦＥ
Ｔ）を形成している。従って、製造工程の工数の増加ま
たは製造上の煩雑さが生じるという問題があった。
【００２１】この発明の目的は、特性の異なる２つの半
導体素子を同一半導体下地に具える半導体装置を、少な
い工程数で簡単に製造する方法を提供することにある。
導体素子を同一半導体下地に具える半導体装置を、少な
い工程数で簡単に製造する方法を提供することにある。
【００２２】
【課題を解決するための手段】この目的の達成を図るた
め、この発明の半導体装置の製造方法によれば、同一半
絶縁性ＧａＡｓ基板の上側に、上部の電極幅が下部の電
極幅より大きな第１ゲート電極を有するＥ−ＦＥＴと、
第２ゲート電極を有するＤ−ＦＥＴとを具える半導体装
置を製造するに当たり、以下の（ａ）〜（ｄ）の工程を
含んでいる。 （ａ）第１ゲート電極の下部部分を形成する工程。 （ｂ）第１ゲート電極の下部部分の上面を含む該上面よ
り広い領域を露出する第１開口部と、Ｄ−ＦＥＴの第２
ゲート電極形成予定領域を露出する第２開口部とを有す
るマスクを形成する工程。 （ｃ）このマスク形成済みの半導体下地全面に第１ゲー
ト電極の上部電極形成用および第２ゲート電極形成用を
兼ねる薄膜を形成する工程。 （ｄ）このマスクを除去すると共に該薄膜のマスク上の
部分を除去する工程。
め、この発明の半導体装置の製造方法によれば、同一半
絶縁性ＧａＡｓ基板の上側に、上部の電極幅が下部の電
極幅より大きな第１ゲート電極を有するＥ−ＦＥＴと、
第２ゲート電極を有するＤ−ＦＥＴとを具える半導体装
置を製造するに当たり、以下の（ａ）〜（ｄ）の工程を
含んでいる。 （ａ）第１ゲート電極の下部部分を形成する工程。 （ｂ）第１ゲート電極の下部部分の上面を含む該上面よ
り広い領域を露出する第１開口部と、Ｄ−ＦＥＴの第２
ゲート電極形成予定領域を露出する第２開口部とを有す
るマスクを形成する工程。 （ｃ）このマスク形成済みの半導体下地全面に第１ゲー
ト電極の上部電極形成用および第２ゲート電極形成用を
兼ねる薄膜を形成する工程。 （ｄ）このマスクを除去すると共に該薄膜のマスク上の
部分を除去する工程。
【００２３】また、好ましくは、このマスクは、第１ゲ
ート電極の下部部分の表面を露出する開口および第２ゲ
ート電極形成予定領域を露出する開口を有する下層マス
クと、前記第１開口部および第２開口部を有する上層マ
スクとするのが良い。
ート電極の下部部分の表面を露出する開口および第２ゲ
ート電極形成予定領域を露出する開口を有する下層マス
クと、前記第１開口部および第２開口部を有する上層マ
スクとするのが良い。
【００２４】
【作用】上述したこの発明の半導体装置の製造方法によ
れば、同一半絶縁性ＧａＡｓ基板の上側に２つの半導体
素子、すなわちＥ−ＦＥＴおよびＤ−ＦＥＴを設け、Ｅ
−ＦＥＴ側に下部電極幅より大きく上部電極幅を形成す
る。
れば、同一半絶縁性ＧａＡｓ基板の上側に２つの半導体
素子、すなわちＥ−ＦＥＴおよびＤ−ＦＥＴを設け、Ｅ
−ＦＥＴ側に下部電極幅より大きく上部電極幅を形成す
る。
【００２５】先ず、Ｅ−ＦＥＴの第１ゲート電極の下部
部分を形成する。従って、第１ゲート電極の下部電極の
電極長さは予め小さくしておくことができる。なお、こ
こで電極長とは、断面図形状で見た場合、電極幅を指
す。
部分を形成する。従って、第１ゲート電極の下部電極の
電極長さは予め小さくしておくことができる。なお、こ
こで電極長とは、断面図形状で見た場合、電極幅を指
す。
【００２６】また、Ｅ−ＦＥＴの第１ゲート電極の下部
部分の上面を含み、かつ、この上面より広い領域を露出
させる第１開口部を下部電極上に設けてある。また、Ｄ
−ＦＥＴの第２ゲート電極形成予定領域を露出させるた
め、第２開口部を有するマスクを形成する。このような
方法によって後工程の際にＥ−ＦＥＴ側に下部電極幅よ
りも大きい上部電極を下部電極上に接合させて形成でき
る。
部分の上面を含み、かつ、この上面より広い領域を露出
させる第１開口部を下部電極上に設けてある。また、Ｄ
−ＦＥＴの第２ゲート電極形成予定領域を露出させるた
め、第２開口部を有するマスクを形成する。このような
方法によって後工程の際にＥ−ＦＥＴ側に下部電極幅よ
りも大きい上部電極を下部電極上に接合させて形成でき
る。
【００２７】また、マスク形成済の半導体下地全面は、
Ｅ−ＦＥＴの上部電極形成用薄膜を形成し、Ｄ−ＦＥＴ
の第２ゲート電極形成予定領域に電極用薄膜を形成す
る。従って、従来はそれぞれのＥ／Ｄ形ＦＥＴの電極形
成を別々に行っていたが、この工程によればＥ−ＦＥＴ
の第１ゲート電極の下部電極よりも大きい上部電極とＤ
−ＦＥＴの第２ゲート電極とを同時に形成することがで
きる。
Ｅ−ＦＥＴの上部電極形成用薄膜を形成し、Ｄ−ＦＥＴ
の第２ゲート電極形成予定領域に電極用薄膜を形成す
る。従って、従来はそれぞれのＥ／Ｄ形ＦＥＴの電極形
成を別々に行っていたが、この工程によればＥ−ＦＥＴ
の第１ゲート電極の下部電極よりも大きい上部電極とＤ
−ＦＥＴの第２ゲート電極とを同時に形成することがで
きる。
【００２８】また、マスクおよびマスク上に形成された
金属薄膜を除去する。このような方法によって従来のよ
うに多くの工程を経ることがなくなり、工程の低減化を
図ることができる。また、このマスクは、第１半導体素
子の電極の下部部分の表面を露出する開口および第２半
導体素子の電極形成予定領域を露出する開口を有する下
層マスクと、第１開口部および第２開口部を有する上層
マスクとで構成されている。
金属薄膜を除去する。このような方法によって従来のよ
うに多くの工程を経ることがなくなり、工程の低減化を
図ることができる。また、このマスクは、第１半導体素
子の電極の下部部分の表面を露出する開口および第２半
導体素子の電極形成予定領域を露出する開口を有する下
層マスクと、第１開口部および第２開口部を有する上層
マスクとで構成されている。
【００２９】このような２つのマスクを用いることによ
って、第１半導体素子の上部電極はマッシュル−ム形の
電極を形成し、第２半導体素子の電極を同時に形成でき
る。
って、第１半導体素子の上部電極はマッシュル−ム形の
電極を形成し、第２半導体素子の電極を同時に形成でき
る。
【００３０】
【実施例】以下、図面を参照して、この発明の半導体装
置、特にＥ−ＦＥＴ（エンハンスメントモードＦＥＴ）
とＤ−ＦＥＴ（デプレッションモードＦＥＴ）の素子を
有する半導体装置の構造につき説明する。なお、実際の
製造の際には、同一半導体上に複数のＥ−ＦＥＴおよび
Ｄ−ＦＥＴを有する。しかし、この発明の実施例ではそ
の中の一部分を示してあるにすぎない。
置、特にＥ−ＦＥＴ（エンハンスメントモードＦＥＴ）
とＤ−ＦＥＴ（デプレッションモードＦＥＴ）の素子を
有する半導体装置の構造につき説明する。なお、実際の
製造の際には、同一半導体上に複数のＥ−ＦＥＴおよび
Ｄ−ＦＥＴを有する。しかし、この発明の実施例ではそ
の中の一部分を示してあるにすぎない。
【００３１】図６は、この発明で形成されるＥ−ＦＥＴ
とＤ−ＦＥＴ（以下、Ｅ／Ｄ形ＦＥＴと称する。）から
なる半導体装置の要部断面図である。各図は、この工程
中の主要段階で得られる構造体を、この発明が理解出来
る程度に、断面図で概略的に示してある。尚、この断面
図は、下地の上面に直交し、かつチャネル方向に平行に
取った断面の切口に注目して示している。また、ここで
Ｅ−ＦＥＴ側の上層および下層電極を有する領域を第１
半導体素子と称し、Ｄ−ＦＥＴ側の電極を有する領域を
第２半導体素子と称する。
とＤ−ＦＥＴ（以下、Ｅ／Ｄ形ＦＥＴと称する。）から
なる半導体装置の要部断面図である。各図は、この工程
中の主要段階で得られる構造体を、この発明が理解出来
る程度に、断面図で概略的に示してある。尚、この断面
図は、下地の上面に直交し、かつチャネル方向に平行に
取った断面の切口に注目して示している。また、ここで
Ｅ−ＦＥＴ側の上層および下層電極を有する領域を第１
半導体素子と称し、Ｄ−ＦＥＴ側の電極を有する領域を
第２半導体素子と称する。
【００３２】図中、半導体下地５０としてはＳ．Ｉ．Ｇ
ａＡｓ基板を用いる。第１半導体素子の電極９０（第１
ゲ−ト電極とも称する。）は、下部電極７８ｂと上部電
極８９によって形成される。また、この第１電極９０の
上部電極８９の幅は、下部電極７８ｂよりも大きく形成
される。
ａＡｓ基板を用いる。第１半導体素子の電極９０（第１
ゲ−ト電極とも称する。）は、下部電極７８ｂと上部電
極８９によって形成される。また、この第１電極９０の
上部電極８９の幅は、下部電極７８ｂよりも大きく形成
される。
【００３３】一方、Ｄ−ＦＥＴ側の電極（これを第２ゲ
−ト電極とも称する。）は、半導体層６８を介して同一
Ｓ．Ｉ．ＧａＡｓ基板５０上に形成される。このとき第
２ゲ−ト電極９１のチャネル厚さＨ２は、第１ゲ−ト電
極９０の厚さＨ１よりも大きく形成する。
−ト電極とも称する。）は、半導体層６８を介して同一
Ｓ．Ｉ．ＧａＡｓ基板５０上に形成される。このとき第
２ゲ−ト電極９１のチャネル厚さＨ２は、第１ゲ−ト電
極９０の厚さＨ１よりも大きく形成する。
【００３４】また、５２はアンド−プＧａＡｓバッファ
層、５４はｎ型ＧａＡｓチャネル層、５６は第１ストッ
パ層、５８はｎ型ＧａＡｓチャネル層、６０は第２スト
ッパ層、６２はｎ型ＧａＡｓチャネル層、６４はｎ+ Ｇ
ａＡｓコンタクト層、６６はオ−ミック電極、６８は半
絶縁性層をそれぞれ表している。
層、５４はｎ型ＧａＡｓチャネル層、５６は第１ストッ
パ層、５８はｎ型ＧａＡｓチャネル層、６０は第２スト
ッパ層、６２はｎ型ＧａＡｓチャネル層、６４はｎ+ Ｇ
ａＡｓコンタクト層、６６はオ−ミック電極、６８は半
絶縁性層をそれぞれ表している。
【００３５】次に、図１〜図６を用いてこの発明の実施
例に用いられる半導体装置の製造方法につき説明する。
例に用いられる半導体装置の製造方法につき説明する。
【００３６】先ず、下地５０には半絶縁性ＧａＡｓ基板
（以下、Ｓ．Ｉ．ＧａＡｓ基板と称する。）を用いる。
ＭＢＥ法（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａ
ｘｙ）を用いて超高真空中で結晶構成元素を蒸発させ、
Ｓ．Ｉ．ＧａＡｓ基板５０上にアンド−プＧａＡｓバッ
ファ層５２、ｎ型ＧａＡｓチャネル層５４、第１ストッ
パ層５６、ｎ型ＧａＡｓチャネル層５８、第２ストッパ
層６０、ｎ型ＧａＡｓチャネル層６２およびｎ+ ＧａＡ
ｓコンタクト層６４を順次エピタキシャル成長させる。
なお、第１および第２ストッパ層の材質は例えばＡｌ
0.3 Ｇａ0.7 Ａｓとし、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉ
ｏｎ Ｅｔｃｈｉｎｇ）法等を用いて約５０Ａ°（オン
グストロ−ム）の薄膜を形成する。また、ｎ型ＧａＡｓ
チャネル層５４、５８、６２中に、Ｅ／Ｄ形ＦＥＴのし
きい値電圧を所定の値に設定するため、リセスエッチン
グ調整用の第１および第２ストッパ層５６、６０を設け
てある。更に、基板５０の表面にチャネル領域を任意適
当にマスクし（図示せず）、その後例えば酸素（Ｏ）を
イオン注入して半絶縁性層６８を形成する。このように
して各半導体素子間を分離しておく。
（以下、Ｓ．Ｉ．ＧａＡｓ基板と称する。）を用いる。
ＭＢＥ法（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａ
ｘｙ）を用いて超高真空中で結晶構成元素を蒸発させ、
Ｓ．Ｉ．ＧａＡｓ基板５０上にアンド−プＧａＡｓバッ
ファ層５２、ｎ型ＧａＡｓチャネル層５４、第１ストッ
パ層５６、ｎ型ＧａＡｓチャネル層５８、第２ストッパ
層６０、ｎ型ＧａＡｓチャネル層６２およびｎ+ ＧａＡ
ｓコンタクト層６４を順次エピタキシャル成長させる。
なお、第１および第２ストッパ層の材質は例えばＡｌ
0.3 Ｇａ0.7 Ａｓとし、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉ
ｏｎ Ｅｔｃｈｉｎｇ）法等を用いて約５０Ａ°（オン
グストロ−ム）の薄膜を形成する。また、ｎ型ＧａＡｓ
チャネル層５４、５８、６２中に、Ｅ／Ｄ形ＦＥＴのし
きい値電圧を所定の値に設定するため、リセスエッチン
グ調整用の第１および第２ストッパ層５６、６０を設け
てある。更に、基板５０の表面にチャネル領域を任意適
当にマスクし（図示せず）、その後例えば酸素（Ｏ）を
イオン注入して半絶縁性層６８を形成する。このように
して各半導体素子間を分離しておく。
【００３７】次に、任意適当な方法を用いてｎ+ ＧａＡ
ｓコンタクト層６４および半導体層６８表面に所定の位
置でオ−ミック電極６６を形成する。このとき用いるオ
−ミック電極６６の材質は、例えばＡｕＧｅ／Ｎｉ／Ａ
ｕとする（図１の（Ａ））。
ｓコンタクト層６４および半導体層６８表面に所定の位
置でオ−ミック電極６６を形成する。このとき用いるオ
−ミック電極６６の材質は、例えばＡｕＧｅ／Ｎｉ／Ａ
ｕとする（図１の（Ａ））。
【００３８】次に、Ｅ−ＦＥＴのチャネル領域に部分的
な露出面を与えるため、開口部７２を有する第１レジス
トパタ−ン７０を形成する。このとき開口部７２の頂部
の幅Ｂ１は、所定のチャネル幅と同一寸法になるように
設定する。
な露出面を与えるため、開口部７２を有する第１レジス
トパタ−ン７０を形成する。このとき開口部７２の頂部
の幅Ｂ１は、所定のチャネル幅と同一寸法になるように
設定する。
【００３９】次に、第１レジストパタ−ン７０をマスク
として開口部７２の下方に露出しているｎ+ ＧａＡｓコ
ンタクト層６４とｎ型ＧａＡｓチャネル層６２とを第２
ストッパ層６０の表面が露出するまでエッチングする。
このときのエッチング方法は、例えば、ＣＣｌ2 Ｆ2 ガ
スを用いたＲＩＥ法等で異方性エッチングで行えば良
い。更に、オ−バ−エッチングさせることによって、そ
れぞれの半導体層６８の方向に溝部を所定の量だけ広げ
る。なお、このときのエッチング量は、所定の耐圧とソ
−ス抵抗の値を考慮して決める。また、このとき形成し
た溝を第１上部リセス７４と称する（図１の（Ｂ））。
として開口部７２の下方に露出しているｎ+ ＧａＡｓコ
ンタクト層６４とｎ型ＧａＡｓチャネル層６２とを第２
ストッパ層６０の表面が露出するまでエッチングする。
このときのエッチング方法は、例えば、ＣＣｌ2 Ｆ2 ガ
スを用いたＲＩＥ法等で異方性エッチングで行えば良
い。更に、オ−バ−エッチングさせることによって、そ
れぞれの半導体層６８の方向に溝部を所定の量だけ広げ
る。なお、このときのエッチング量は、所定の耐圧とソ
−ス抵抗の値を考慮して決める。また、このとき形成し
た溝を第１上部リセス７４と称する（図１の（Ｂ））。
【００４０】次に、第１上部リセス７４底面に露出して
いる第２ストッパ層６０をウエットエッチング等を用い
て除去する。更に、第１レジストパタ−ン７０をマスク
にして第２ストッパ層６０の下部に露出しているｎ型Ｇ
ａＡｓチャネル層５８に対してエッチングを行って第１
下部リセス７６を形成する。このときのエッチングは、
異方性エッチングを用いると良い。なお、エッチングの
深さは、第１ストッパ層５６面までの深さになる（図２
の（Ａ））。
いる第２ストッパ層６０をウエットエッチング等を用い
て除去する。更に、第１レジストパタ−ン７０をマスク
にして第２ストッパ層６０の下部に露出しているｎ型Ｇ
ａＡｓチャネル層５８に対してエッチングを行って第１
下部リセス７６を形成する。このときのエッチングは、
異方性エッチングを用いると良い。なお、エッチングの
深さは、第１ストッパ層５６面までの深さになる（図２
の（Ａ））。
【００４１】次に、任意適当な条件でウエットエッチン
グを用いて、第１下部リセス７６の下面に露出している
第１ストッパ層５６を除去する。更に、蒸着法等を用い
てゲ−ト金属蒸着層７８ｃおよび下部電極用蒸着層７８
ａを形成する（図２の（Ｂ））。このとき下部電極用蒸
着層７８ａの幅Ｌ１は、開口部７２の幅Ｂ１と同一寸法
になる。
グを用いて、第１下部リセス７６の下面に露出している
第１ストッパ層５６を除去する。更に、蒸着法等を用い
てゲ−ト金属蒸着層７８ｃおよび下部電極用蒸着層７８
ａを形成する（図２の（Ｂ））。このとき下部電極用蒸
着層７８ａの幅Ｌ１は、開口部７２の幅Ｂ１と同一寸法
になる。
【００４２】次に、第１レジストパタ−ン７０およびゲ
−ト金属蒸着層７８ｃを任意適当な化学処理を用いて除
去し、図３の（Ａ）に示す構造体を得る。このとき第１
半導体素子の下部電極用蒸着層７８ａは、下部電極７８
ｂになる。
−ト金属蒸着層７８ｃを任意適当な化学処理を用いて除
去し、図３の（Ａ）に示す構造体を得る。このとき第１
半導体素子の下部電極用蒸着層７８ａは、下部電極７８
ｂになる。
【００４３】上述した図１〜図３の（Ａ）までの工程
は、通常行われているＥ−ＦＥＴの製造方法である。
は、通常行われているＥ−ＦＥＴの製造方法である。
【００４４】次に、図３の（Ｂ）以下の図を用いて、こ
の発明の特色を示す製造工程につき説明する。
の発明の特色を示す製造工程につき説明する。
【００４５】図３の（Ａ）工程で形成した構造体の表面
全体にレジストを塗布した（図示せず）後、乾燥および
硬化させて露光リソグラフィ法等を用いて下層マスク８
０ａ（下層レジストパタ−ンとも称す。）を形成する。
このときＥ−ＦＥＴ側の下部電極７８ｂは、下層レジス
トパタ−ン８０ａに覆われている。また、このとき下層
レジストパタ−ン８０ａは、第１上部リセス７４とゲ−
ト金属蒸着層７８ａとの隙間を埋めるように形成する。
また、下層レジストパタ−ン８０ａは、第１半導体素子
の下部電極７８ｂの全体を覆うように形成する（図３の
（Ｂ））。
全体にレジストを塗布した（図示せず）後、乾燥および
硬化させて露光リソグラフィ法等を用いて下層マスク８
０ａ（下層レジストパタ−ンとも称す。）を形成する。
このときＥ−ＦＥＴ側の下部電極７８ｂは、下層レジス
トパタ−ン８０ａに覆われている。また、このとき下層
レジストパタ−ン８０ａは、第１上部リセス７４とゲ−
ト金属蒸着層７８ａとの隙間を埋めるように形成する。
また、下層レジストパタ−ン８０ａは、第１半導体素子
の下部電極７８ｂの全体を覆うように形成する（図３の
（Ｂ））。
【００４６】次に、下部電極７８ｂの頂部を頭だしする
ため、例えば酸素ガスをもちいたＲＩＥ法等によって下
層レジストパタ−ン８０ａの上面をエッチングする。こ
のようにして形成された下層レジストパタ−ンを下層レ
ジストパタ−ン８０ｂと呼ぶ（図４）。
ため、例えば酸素ガスをもちいたＲＩＥ法等によって下
層レジストパタ−ン８０ａの上面をエッチングする。こ
のようにして形成された下層レジストパタ−ンを下層レ
ジストパタ−ン８０ｂと呼ぶ（図４）。
【００４７】次に、Ｅ／Ｄ形ＦＥＴを形成するため、Ｅ
−ＦＥＴ側に第１開口部８２を有し、Ｄ−ＦＥＴ側に第
２開口部８４を有する上層マスク８７（上層レジストパ
タ−ンとも称す。）を形成する。このとき第１開口部８
２は、下部電極の幅より大きな幅となるように形成す
る。なお、各マスクは、上層マスクと下層マスクで構成
されている。そして、下層マスクは、第１半導体素子の
下部電極７８ｂ部分の表面を露出する開口を有してお
り、また、上層マスクは第１および第２半導体素子の電
極形成予定領域を露出する開口を有する第１開口部８２
および第２開口部８４で構成されている。
−ＦＥＴ側に第１開口部８２を有し、Ｄ−ＦＥＴ側に第
２開口部８４を有する上層マスク８７（上層レジストパ
タ−ンとも称す。）を形成する。このとき第１開口部８
２は、下部電極の幅より大きな幅となるように形成す
る。なお、各マスクは、上層マスクと下層マスクで構成
されている。そして、下層マスクは、第１半導体素子の
下部電極７８ｂ部分の表面を露出する開口を有してお
り、また、上層マスクは第１および第２半導体素子の電
極形成予定領域を露出する開口を有する第１開口部８２
および第２開口部８４で構成されている。
【００４８】次に、Ｅ−ＦＥＴ側の第１開口部８２に露
出している下部電極７８ｂをマスクにし（図示せず）、
かつ上層レジストパタ−ン８７をマスクにしてＤ−ＦＥ
Ｔ側の第２開口部８４の下方に露出しているｎ+ ＧａＡ
ｓコンタクト層６４およびｎ型ＧａＡｓチャネル層６２
をエッチングして第２リセス８６を形成する。このとき
エッチング深さは、第２ストッパ層６０までの深さにす
る（図５の（Ａ））。
出している下部電極７８ｂをマスクにし（図示せず）、
かつ上層レジストパタ−ン８７をマスクにしてＤ−ＦＥ
Ｔ側の第２開口部８４の下方に露出しているｎ+ ＧａＡ
ｓコンタクト層６４およびｎ型ＧａＡｓチャネル層６２
をエッチングして第２リセス８６を形成する。このとき
エッチング深さは、第２ストッパ層６０までの深さにす
る（図５の（Ａ））。
【００４９】次に、ウエットエッチングを行って第２リ
セス８６に露出している第２ストッパ層６０を除去す
る。その後、第１および第２開口部８２、８４の上方か
ら下方に向かって露出している下部電極領域および第２
リセス８６の底面に金属蒸着する。このときの金属蒸着
は、蒸着法等を用いて行えば良い。
セス８６に露出している第２ストッパ層６０を除去す
る。その後、第１および第２開口部８２、８４の上方か
ら下方に向かって露出している下部電極領域および第２
リセス８６の底面に金属蒸着する。このときの金属蒸着
は、蒸着法等を用いて行えば良い。
【００５０】このようにして下部電極７８ｂ上に上部電
極形成用薄膜８８ａ、第２リセス８６の底面に電極形成
用薄膜８８ｂが同時に形成される。また、上層レジスト
パタ−ン８７には、ゲ−ト金属薄膜８８ｃが形成させる
（図５の（Ｂ））。
極形成用薄膜８８ａ、第２リセス８６の底面に電極形成
用薄膜８８ｂが同時に形成される。また、上層レジスト
パタ−ン８７には、ゲ−ト金属薄膜８８ｃが形成させる
（図５の（Ｂ））。
【００５１】次に、リフトオフ法等を用いて上層レジス
トパタ−ン８７、下層レジストパタ−ン８０ｂおよびゲ
−ト金属薄膜８８ｃを除去し、図６に示す構造体を得
る。このようにして形成されたＥ−ＦＥＴ側の電極が第
１ゲ−ト電極９０となり、Ｄ−ＦＥＴ側の電極が第２ゲ
−ト電極９１となる。また、第１ゲ−ト電極９０の上部
および下部は、上部電極８９および下部電極７８ｂとな
る。
トパタ−ン８７、下層レジストパタ−ン８０ｂおよびゲ
−ト金属薄膜８８ｃを除去し、図６に示す構造体を得
る。このようにして形成されたＥ−ＦＥＴ側の電極が第
１ゲ−ト電極９０となり、Ｄ−ＦＥＴ側の電極が第２ゲ
−ト電極９１となる。また、第１ゲ−ト電極９０の上部
および下部は、上部電極８９および下部電極７８ｂとな
る。
【００５２】上述したことから理解できるようにこの発
明によれば、従来のようにＥ−ＦＥＴおよびＤ−ＦＥＴ
を別々に製造する必要がなくなるため、製造工程が著し
く簡略化できる。従って、製造工程の低減化、低コスト
化を図ることができる。
明によれば、従来のようにＥ−ＦＥＴおよびＤ−ＦＥＴ
を別々に製造する必要がなくなるため、製造工程が著し
く簡略化できる。従って、製造工程の低減化、低コスト
化を図ることができる。
【００５３】また、２層から成るストッパ層を用いてい
るため、チャネル層の厚さを容易に制御することができ
る。従って、Ｅ／Ｄ形ＦＥＴのしきい値電圧を精度良く
制御できる。更に、Ｅ−ＦＥＴの第１ゲ−ト電極は、下
部電極の幅よりも上部電極の幅を大きくしてある。この
ような形状をマッシュル−ム形電極とも称する。このた
め、ゲ−ト抵抗は小さくなり、ＤＣＦＬの回路構成によ
る遅延時間の遅れを改善できる。
るため、チャネル層の厚さを容易に制御することができ
る。従って、Ｅ／Ｄ形ＦＥＴのしきい値電圧を精度良く
制御できる。更に、Ｅ−ＦＥＴの第１ゲ−ト電極は、下
部電極の幅よりも上部電極の幅を大きくしてある。この
ような形状をマッシュル−ム形電極とも称する。このた
め、ゲ−ト抵抗は小さくなり、ＤＣＦＬの回路構成によ
る遅延時間の遅れを改善できる。
【００５４】また、Ｅ−ＦＥＴの電極をマッシュル−ム
形にすることによってゲ−ト電極に流れる電流密度を減
少させることができる。従って、エレクトロマイグレ−
ションが起こりにくくなり、ゲ−ト電極の断線は著しく
改善される。
形にすることによってゲ−ト電極に流れる電流密度を減
少させることができる。従って、エレクトロマイグレ−
ションが起こりにくくなり、ゲ−ト電極の断線は著しく
改善される。
【００５５】なお、この発明の実施例は、Ｅ／Ｄ形ＦＥ
Ｔの例について説明したが何らこれに限定されるもので
はなく、例えば、ダイオ−ドとＦＥＴからなる半導体装
置等の電気素子にも適用できる。また、この実施例で
は、２つのストッパ層を半導体中に設けたが、同様な特
性が得られるならばこのストッパ層を用いなくとも何ら
差し支えない。
Ｔの例について説明したが何らこれに限定されるもので
はなく、例えば、ダイオ−ドとＦＥＴからなる半導体装
置等の電気素子にも適用できる。また、この実施例で
は、２つのストッパ層を半導体中に設けたが、同様な特
性が得られるならばこのストッパ層を用いなくとも何ら
差し支えない。
【００５６】
【発明の効果】上述した説明から明らかなように、この
発明の半導体装置の製造方法によれば、先ず、Ｅ−ＦＥ
Ｔの第１ゲート電極の下部部分を形成する。このとき形
成された下部電極幅を後工程で形成される上部電極幅よ
りも小さくすることができる。従って、Ｅ−ＦＥＴ側の
遮断周波数特性ｆTや相互コンダクタンスｇm等の電気特
性を向上することができる。
発明の半導体装置の製造方法によれば、先ず、Ｅ−ＦＥ
Ｔの第１ゲート電極の下部部分を形成する。このとき形
成された下部電極幅を後工程で形成される上部電極幅よ
りも小さくすることができる。従って、Ｅ−ＦＥＴ側の
遮断周波数特性ｆTや相互コンダクタンスｇm等の電気特
性を向上することができる。
【００５７】また、第１ゲート電極の下部部分の上面を
含み、かつ、この上面よりも広い領域を露出する第１開
口部と、Ｄ−ＦＥＴの第２ゲート電極形成予定領域を露
出する第２開口部を有するマスクを形成する。このよう
に、第１および第２開口部を形成しているため、Ｅ−Ｆ
ＥＴ側には次工程で下部電極幅よりも断面積の大きな上
部電極を形成できる。また、Ｄ−ＦＥＴ側には所定のリ
セスを同一半導体下地上に形成することができる。しか
も、それぞれの電極形成用薄膜を同時に形成できる。
含み、かつ、この上面よりも広い領域を露出する第１開
口部と、Ｄ−ＦＥＴの第２ゲート電極形成予定領域を露
出する第２開口部を有するマスクを形成する。このよう
に、第１および第２開口部を形成しているため、Ｅ−Ｆ
ＥＴ側には次工程で下部電極幅よりも断面積の大きな上
部電極を形成できる。また、Ｄ−ＦＥＴ側には所定のリ
セスを同一半導体下地上に形成することができる。しか
も、それぞれの電極形成用薄膜を同時に形成できる。
【００５８】また、第１および第２開口部を有するマス
ク形成済の半導体下地全面にＥ−ＦＦＥＴの第１ゲート
電極の上部電極形成用薄膜およびＤ−ＦＥＴの第２ゲー
ト電極形成用薄膜を形成する。このような工程によっ
て、従来のようにＥ−ＦＥＴおよびＤ−ＦＥＴのゲート
電極を別々に作製する必要がなくなるため、製造工程を
著しく簡略化できる。
ク形成済の半導体下地全面にＥ−ＦＦＥＴの第１ゲート
電極の上部電極形成用薄膜およびＤ−ＦＥＴの第２ゲー
ト電極形成用薄膜を形成する。このような工程によっ
て、従来のようにＥ−ＦＥＴおよびＤ−ＦＥＴのゲート
電極を別々に作製する必要がなくなるため、製造工程を
著しく簡略化できる。
【００５９】また、各マスクを除去すると共にマスク上
に形成された薄膜部分も除去する。
に形成された薄膜部分も除去する。
【００６０】このような工程によってＥ−ＦＥＴ側に、
上部電極幅が下部電極幅よりも大きい第１ゲート電極を
形成し、Ｄ−ＦＥＴ側にも所定の第２ゲート電極が形成
できる。
上部電極幅が下部電極幅よりも大きい第１ゲート電極を
形成し、Ｄ−ＦＥＴ側にも所定の第２ゲート電極が形成
できる。
【００６１】従って、この発明によれば、Ｅ−ＦＥＴお
よびＤ−ＦＥＴにゲート電極を同時に形成できるため、
ＤＣＦＬの製造において、著しく製造工数の低減を図る
ことができる。従って、低コスト化を図ることができ
る。また、Ｅ−ＦＥＴのゲート電極を変える（上部電極
を下部電極よりも断面積を大きくする。）ことによって
ゲ−ト抵抗や電流密度を小さくできる。従って、遅延時
間の遅れとかエレクトロマイグレ−ションによるゲ−ト
電極の断線障害を著しく改善できる。
よびＤ−ＦＥＴにゲート電極を同時に形成できるため、
ＤＣＦＬの製造において、著しく製造工数の低減を図る
ことができる。従って、低コスト化を図ることができ
る。また、Ｅ−ＦＥＴのゲート電極を変える（上部電極
を下部電極よりも断面積を大きくする。）ことによって
ゲ−ト抵抗や電流密度を小さくできる。従って、遅延時
間の遅れとかエレクトロマイグレ−ションによるゲ−ト
電極の断線障害を著しく改善できる。
【００６２】また、下層マスクは、Ｅ−ＦＥＴ側に第１
ゲート電極の下部部分の表面を露出させて設ける。更
に、上層マスクは、Ｅ−ＦＥＴおよびＤ−ＦＥＴの第１
および第２ゲート電極領域に第１開口部および第２開口
部を有する形状で設ける。従って、Ｅ−ＦＥＴ側には、
マッシュル−ム形の上部電極が形成できる。Ｄ−ＦＥＴ
側には、第２リセスおよび第２ゲ−ト電極が形成でき
る。
ゲート電極の下部部分の表面を露出させて設ける。更
に、上層マスクは、Ｅ−ＦＥＴおよびＤ−ＦＥＴの第１
および第２ゲート電極領域に第１開口部および第２開口
部を有する形状で設ける。従って、Ｅ−ＦＥＴ側には、
マッシュル−ム形の上部電極が形成できる。Ｄ−ＦＥＴ
側には、第２リセスおよび第２ゲ−ト電極が形成でき
る。
【図１】この発明の実施例を説明するための工程図であ
る。
る。
【図２】（Ａ）および（Ｂ）は、図１に続く、この発明
の実施例を説明するための工程図である。
の実施例を説明するための工程図である。
【図３】（Ａ）および（Ｂ）は、図２に続く、この発明
の実施例を説明するための工程図である。
の実施例を説明するための工程図である。
【図４】図３に続く、この発明の実施例を説明するため
の工程図である。
の工程図である。
【図５】（Ａ）および（Ｂ）は、図４に続く、この発明
の実施例を説明するための工程図である。
の実施例を説明するための工程図である。
【図６】図５に続く、この発明の実施例を説明するため
の工程図である。
の工程図である。
【図７】ＤＣＦＬの駆動回路図である。
【図８】従来のゲ−ト電極形成方法を説明するための工
程図である。
程図である。
【図９】図８に続く、従来のゲ−ト電極形成方法を説明
するための工程図である。
するための工程図である。
５０：Ｓ．Ｉ．ＧａＡｓ基板 ５２：アンド−プ
ＧａＡｓバッファ層 ５４：ｎ型ＧａＡｓチャネル層 ５６：第１ストッ
パ層 ５８：ｎ型ＧａＡｓチャネル層 ６０：第２ストッ
パ層 ６２：ｎ型ＧａＡｓチャネル層 ６４：ｎ+ ＧａＡ
ｓコンタクト層 ６６：オ−ミック電極 ６８：半絶縁性層 ７０：第１レジストパタ−ン ７２：開口部 ７４：第１上部リセス ７６：第１下部リ
セス ７８ａ：下部電極用蒸着層 ７８ｂ：下部電極 ７８ｃ：ゲ−ト金属蒸着層 ８０ａ，８０ｂ：下層マスク（下層レジストパタ−ン） ８２：第１開口部 ８４：第２開口部 ８６：第２リセス ８７：上層マスク（上層レジストパタ−ン） ８８ａ：上部電極形成用薄膜 ８８ｂ：電極形成
用薄膜 ８８ｃ：ゲ−ト金属薄膜 ８９：上部電極 ９０：第１ゲ−ト電極 ９１：第２ゲ−ト
電極
ＧａＡｓバッファ層 ５４：ｎ型ＧａＡｓチャネル層 ５６：第１ストッ
パ層 ５８：ｎ型ＧａＡｓチャネル層 ６０：第２ストッ
パ層 ６２：ｎ型ＧａＡｓチャネル層 ６４：ｎ+ ＧａＡ
ｓコンタクト層 ６６：オ−ミック電極 ６８：半絶縁性層 ７０：第１レジストパタ−ン ７２：開口部 ７４：第１上部リセス ７６：第１下部リ
セス ７８ａ：下部電極用蒸着層 ７８ｂ：下部電極 ７８ｃ：ゲ−ト金属蒸着層 ８０ａ，８０ｂ：下層マスク（下層レジストパタ−ン） ８２：第１開口部 ８４：第２開口部 ８６：第２リセス ８７：上層マスク（上層レジストパタ−ン） ８８ａ：上部電極形成用薄膜 ８８ｂ：電極形成
用薄膜 ８８ｃ：ゲ−ト金属薄膜 ８９：上部電極 ９０：第１ゲ−ト電極 ９１：第２ゲ−ト
電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/812 (56)参考文献 特開 昭63−299280（ＪＰ，Ａ) 特開 平１−292863（ＪＰ，Ａ) 特開 平２−45938（ＪＰ，Ａ) 特開 平３−268333（ＪＰ，Ａ) 特開 平６−151467（ＪＰ，Ａ) 特開 平１−99263（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/095 H01L 21/06 H01L 21/338 H01L 29/778 H01L 29/812 H01L 21/8232
Claims (5)
- 【請求項１】 同一半絶縁性ＧａＡｓ基板の上側に、上
部の電極幅が下部の電極幅より大きな第１ゲート電極を
有するエンハンスメントモードＦＥＴと、第２ゲート電
極を有するデプレッションモードＦＥＴとを具える半導
体装置を製造するに当たり、 （ａ）前記第１ゲート電極の下部部分を形成する工程
と、 （ｂ）前記第１ゲート電極の下部部分の上面を含む該上
面より広い領域を露出する第１開口部と、前記デプレッ
ションモードＦＥＴの第２ゲート電極形成予定領域を露
出する第２開口部とを有するマスクを形成する工程と、 （ｃ）該マスク形成済みの半導体下地全面に前記第１ゲ
ート電極の上部電極形成用および第２ゲート電極形成用
を兼ねる薄膜を形成する工程と、 （ｄ）前記マスクを除去すると共に該薄膜のマスク上の
部分を除去する工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記マスクは、前記第１ゲート電極の下部部分の表面を
露出する開口および前記第２ゲート電極形成予定領域を
露出する開口を有する下層マスクと、前記第１開口部お
よび第２開口部を有する上層マスクとにより構成したこ
とを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１に記載の半導体装置の製造方法
において、 前記半絶縁性ＧａＡｓ基板の上側には予めチャネル層を
複数層設けておき、 第１ゲート電極形成予定領域および第２ゲート電極形成
予定領域の、それぞれのチャネル層の厚さを、前記第１
および第２ゲート電極形成予定領域のチャネル層に、そ
れぞれ深さの異なるリセスを形成することによって制御
することを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項３に記載の半導体装置の製造方法
において、 前記複数のチャネル層の、チャネル層同士の間にはエッ
チング耐性を有するストッパ層を介在させておき、 前記リセスの深さは、エッチングするチャネル層の数お
よび除去するストッパ層の数によって調整されることを
特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１に記載の半導体装置の製造方法
において、 前記（ａ）工程の前に、 前記半絶縁性ＧａＡｓ基板の上側に、第１のチャネル
層、第１ストッパ層、第２のチャネル層、第２ストッパ
層および第３のチャネル層をこの順に堆積する工程と、 前記第１ゲート電極の下部部分の形成予定領域の、第３
のチャネル層および第２のチャネル層をエッチングし、
かつ第２ストッパ層および第１ストッパ層を除去するこ
とにより、第１リセスを形成する工程とを含み、 該第１リセスの底面に前記第１ゲート電極の下部部分を
形成し、 前記（ｂ）工程の後であって、前記（ｃ）工程の前に、 前記第２ゲート電極形成予定領域の、前記第３のチャネ
ル層をエッチングし、かつ第２ストッパ層を除去するこ
とにより、第２リセスを形成する工程を含んでいること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00559993A JP3236386B2 (ja) | 1993-01-18 | 1993-01-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00559993A JP3236386B2 (ja) | 1993-01-18 | 1993-01-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06216327A JPH06216327A (ja) | 1994-08-05 |
| JP3236386B2 true JP3236386B2 (ja) | 2001-12-10 |
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