KR950007361B1 - 전계효과트랜지스터 - Google Patents

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스미도모덴기고오교오 가부시기가이샤
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Abstract

내용 없음.

Description

전계효과트랜지스터
제1도는 본 발명의 일실시예에 의한 MESFET의 구조를 표시한 단면도.
제2도는 제1도에 도시된 MESFET의 각 제조공정에 있어서의 FET의 단면도.
제3도는 본 실시예에 의한 FET와 종래의 FET에 있어서, 채널이 공핍층이 의해서 완전히 닫혀있는 상태를 표시한 FET단면도.
제4도는 본 실시예에 의한 FET와 종래의 FET에 있어서, 게이트·바이어스가 얇은 쪽으로 흔들린 경우의 공핍층상태를 표시한 FET단면도.
제5도는 본 실시예에 의한 FET와 종래의 FET에 있어서, 게이트·바이어스가 제4도의 경우보다 더 얇은 쪽으로 흔들린 경우의 공핍층상태를 표시한 FET단면도.
제6도는 본 실시예에 의한 FET 및 종래의 FET의 각 드레인콘덕턴스 gm의 게이트 전압 Vg에 대한 의존성을 표시한 그래프.
제7도는 종래의 MESFET의 일례를 표시한 단면도.
제8도는 종래의 MESFET의 다른 예를 표시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반절연성반도체기판(GaAs) 12 : 논도우프버퍼층(GaAs)
13 : 채널층(Si 도우프 GaAs) 14 : 논도우프층(GaAs)
15 : 도우프층(Si도우프 GaAs) 16 : 논도우프층(GaAs)
17 : 게이트전극 18,19 : Si이온주입층
20 : 드레인전극 21 : 소오스전극
본 발명은 전계효과트랜지스터(FET)에 관해서, 특히, 집적화에 적합하고 고출력으로 고이득인 전계효과트랜지스터의 구조에 관한 것이다.
최근, 정보네트워크시스템의 급속한 전개가 도모되는 가운데, 위성통신시스템의 수요도 급증하고, 주파수대도 고주파화되고 있다. 고주파용 FET, 특히, GaAs로 이루어진 쇼트키배리어형 FET(MESFET)는, 고주파회로에 있어서, 종래부터 사용되고 있는 Si 쌍극성트랜지스터의 특성한계를 타파할 수 있는 트랜지스터로서 실용화되고 있다. 최근에는, 시스템의 소형화 저가격화, 고성능화를 도모하기 위해, 고주파 신호를 저주파신호로 변환하는 다운콘버어터 초단(初段) 증폭부의 집적화(MM IC화(마이크로파모놀리식 집적회로) ; Microwave Monolithic Integrated Circuit)가 진행되고 있다.
그런데 GaAs MESFET의 고출력화, 고효율화를 도모하기 위해서는, 소오스전극, 게이트전극간의 저항, 즉 소오스저항(RS)을 저감시켜서 트랜스콘덕턴스(gm)를 향상시킴과 동시에, 게이트전극, 드레인전극간에 있어서의 드레인내압을 증대시키는 것이 중요하다. 이때문에, 일본국 특개소 61-177779호 공보에도 개시되어 있는 바와 같이, 통상의 고출력 MESFET에서는, 소오스저항 RS의 저감화를 도모하기 위해, 제7도에 표시되는 구조가 채용되고 있다, 즉, 리세스구조라고 하는 게이트전극구조가 채용되어 있고, 소오스전극(1)과 드레인전극(2)와의 사이에 소정길이의 파내려가기(리세스)(3)이 형성되고, 게이트전극(4)은 이 리세스(3)의 바닥면에 형성되어 있다. 또, 드레인 내압의 증대를 도모하기 위해, 게이트전극(4)은 소오스전극 (1)쪽에 오프셋되고, 게이트전극(4)과 드레인전극(2)와의 간격이 넓어진 소자구조로 되어 있다.
그러나, 이와같은 소자구조에 있어서는, 게이트바이어스의 얇은쪽, 즉 게이트 전압이 부의 값으로 그 절대치가 적은 전압범위에서 긴 게이트 효과라고 호칭되는 현상이 발생한다. 이 긴게이트 효과란, 드레인전극(2)쪽의 표면광핍층에 기인해서 실효게이트 길이가 증대하는 현상이고, 예를 들면 전자통신학회기술보고(ED86-142, 1986)에 상세히 보고되어 있다. 이 긴게이트 효과에 의해 트랜스콘덕턴스 gm이 저하되는 것이 알려져 있다. 이때문에, 긴게이트효과를 개선하는 수단으로서 일본국, 특개평 1-260861호 공보에 개시된, 제8도에 표시되는 구조의 MESFET가 제안되었다. 즉, 소오스전극(5)과 드레인전극(6)에 끼워진 독작층(7)에는 리세스(8)가 형성되고, 이 박닥면에 게이트전극(9)이 형성되어 있으나, 이 리세스(8)는 드레인전극(6)쪽의 측벽이 계단형성으로 되어있다. 리세스(6)의 측벽을 이와 같은 2단형상으로 하므로서, 긴게이트효과가 방치되고 있다.
한편, 게이트전극부에 리세스구조를 채용하지 않는 평면형의 구조를 가진 고주파용 MESFET도 있다. 이 MESFET에 있어서는 게이트전극에 대해서 자기정합적(自己整合的)으로 불순물이 이온주입되고, 동작층의 소오스저항이 저감되어 있다. 게이트전극부에 이와 같은 평면형의 구조를 가진 MESFET를 집적화한 보고는 하기의 문헌 GaAs Ic Symposium Technical Digest, (1987)의 45-48페이지 및 49-52페이지에 표시되어 있다. 또, 이외에도 본 발명자등에 의해서 개발된 평면형의 게이트전극구조를 가진 MESFET가 있고, 다음 문헌 IEEE MIT-S International Microwave Symposium Digest, 1990의 1081-1084페이지에 표시되어 있다. 이 MESFET에서는, 캐리어밀도가 높은 박층화된 채널층 및 이 채널층위에 형성된 캐리어밀도가 낮은 캡층을 가진 펄스도우프구조의 에피텍셜웨이퍼가 사용된다. 또, 이와같은 펄스 도우프구조를 가진 평면형 FET를 집적화한 보고가 다음 문헌 GaAs IC Symposium Technical Digest, 1990의 1990의 237-240페이지에 개시되어 있다.
그러나, 이와 같은 상기 종래의 각 FET에는 다음과 같은 기술적 과제가 있었다. 즉, 제8도에 표시되는 리세스구조를 가진 MESFET에 있어서는, 제7도에 표시되는 리세스구조의 FET가 가진 긴게이트효과의 발생이라고 하는 결점은 해소되었다. 그러나, 게이트전극부에 본래적으로 리세스구조가 채용되고 있기 때문에, 제조되어 얻게되는 FET의 균일성이나 재현성은 좋지 않았다. 이것은, 파내려가기(3), (8)을 형성할때의 리세스에칭의 제어성이 나쁘기 때문이며, 에칭깊이에 불균일이 생각 때문이다. 특히, 이와같은 MESFET를 고출력용집적회로소자로서 반도체기판위에 집적화하면, 수율이 낮아지고 생산성이 나빠진다.
한편, 게이트전극부에 이와같은 리세스구조를 채용하지 않는 평면구조의 MESFET에 있어서는, 상기와 같은 리세스에칭에 기인하는 균일성, 재현성의 문제는 생기지 않으나, 제7도에 표시되는 리세스구조의 FET가 가진 문제와 마찬가지 문제가 생겼다. 즉, FET의 고출력화 및 드레인내압의 증대를 도모하기 위해서는, 상기한 바와같이, 게이트전극을 드레인전극쪽의 n+이온주입층(동작층)으로부터 멀리하면 좋다. 그러나, 이와같은 구조에 있어서는, 상기한 바와같이 게이트바이어스가 얇은쪽에서 긴게이트효과가 발생하고, 트랜스콘덕턴스 gm가 저하해버린다. 또, 이와같은 평면형의 게이트전극구조를 가진 MESFET에 있어서는, 리세스구조의 MESFET에 있어서의 유효한 방지수단, 즉, 제8도에 표시된 바와같은 리세스의 측벽을 2단형상으로 한다고 하는 유효한 수단이 없었다.
본 발명은 이와같은 과제를 해소하고, 집적화에 적합한 평면형의 게이트구조를 가지고, 또한, 긴게이트효과를 억제하는 구조를 가진 고출력의 FET를 제공하는 것을 목적으로 한다.
본 발명은, 불순물농도가 높은 박층화된 채널층과, 이 채널층위에 형성된 캡층을 구비해서 형성된 FET에 있어서, 캡층은 불순물이 첨가된 도우핑층을 가지며, 이 도우핑층의 두께 및 불순물 농도는, 반도체기판 표면의 계면준위(界面準位)에 기인되는 표면공핍층에 의해서 도우핑층 자신이 공핍화되고, 또한, 이 표면공핍층이 드레인 전극쪽의 채널층에 까지 넓어지지 않는 소정의 두께 및 소정의 불순물농도인 것을 특징으로 하는 것이다.
표면공핍증의 기판표면으로부터 깊은 부분을 향한 확대는 이 도우핑층에 의해서 저지되고, 드레인 전극쪽의 채널층은 표면공핍증의 영향을 받지 않게 되고, 게이트전극하의 공핍층만이 채널층에 영향하게 된다. 또, 이때, 도우핑층자신은 표면공핍층에 의해서 공핍화되고, 게이트·드레인간의 절연성은 저하하지 않는다.
또한, 평탄한 캡층위에 게이트전극이 형성되고, 평면구조의 FET가 형성된다.
이하, 본 발명의 실시예에 대하여 첨부도면을 참조해서 상세히 설명한다.
제1도는 본 발명의 일실시예에 의한 MESFET의 구조를 표시한 단면도이고, 이 MESFET의 제조방법은 제2도의 각제조공정에 있어서의 FET단면도에 표시된다. 이하에 상기 제조방법에 대해서 설명한다.
최초에, 반절연성 GaAs반도체기판(11)위에 논도우프의 GaAs버퍼층(12)이 형성된다(제2도(a)참조). 이 버퍼층(12)의 형성에는, MBE(분자선에피택시)법이나 OMVPE(유기급속기상에피택셜)법 등의 결정성장기술이 사용되고, 후술하는 채널층(13)의 캐리어의 감금성을 향상시키기 위해, Ⅴ족 원료와 Ⅲ족 원료와의 각 공급비가 제어되어 도전형은 P형으로 형성된다, 이 GaAs 버퍼층(12)의 캐리어 밀도는, 예를 들면 2.5×1015(㎝-3)으로 설정된다.
다음에, 캐리어밀도가 4×1018(㎝-3)으로 높고, 두께가 200옹스트롬으로 박층화된 Si도우프 GaAs채널층(13)이 버퍼층(12)위에 형성된다. 계속해서, 이 채널층(13)위에 도전형이 n형이고 캐리어밀도가 1×1015(㎝-3)이하의 논도우프 GaAs층(14)이 150옹스트롬의 두께로 형성된다(동도면(b)참조). 이들 각층(13), (14)의 형성에도, MBE법이나 OMVPE법등의 결정성장기술이 사용된다.
다음에, 논도우프층(14)위에 캐리어 밀도가 4×1018(㎝-3)이고, 두께가 50옹스트롬의 Si도우프 GaAs층인 도우핑층(15)이 형성된다. 그리고, 이 도우핑층(15)위에 도전형이 n형이 캐리어밀도가 1×1015(㎝+3)이하의 논도우프층(16)이 200옹스트롬의 두께로 형성된다(동도면(C)참조). 이들 각층(15), (16)의 형성에도, 상기와 마찬가지의 결정성장 기술이 사용된다. 채널층(13)위에 형성된 논우드프층(14), 도우피층(15) 및 논도우프층(16)은 캡층을 구성하는 것이다.
또, 이 캡층에 있어서의 도우핑층(15)의 상기의 두께 및 불순물농도는, 기판표면의 계면준위에 기인하는 표면공핍층에 의해서 도우핑층(15)자신의 공핍화되고, 또한, 이 표면공핍층이 채널층(13)에까지 확대되지 않는 것으로 되어 있다.
다음에, 이와같은 적층구조를 가진 에피택셜웨이퍼위에, 증착기술, 리도그래피(lithography) 기술 및 에칭기술등을 사용해서 게이트전극(17)이 형성된다. 그후, 게이트전극(17)의 측벽에 산화물등이 형성되고, 이 산화물등을 마스크로해서 기판표면에 Si 이온이 선택적으로 이온주입된다. 이 이온주입에 의해, n+형의 Si이온주입층(18), (19)가 형성된다(동도면 (d)참조). 이때, 드레인쪽의 이온주입층(18)은 게이트전극(17)으로부터 멀리된 위치에 형성된다.
끝으로, 마찬가지의 증착기술이나 리도그래피기술등이 사용되어, 각 이온주입층(18), (19)에 오오믹접촉해서 드레인전극(20), 소오스전극(21)에 형성된다. 이러한 전극형성에 의해, 제1도에 표시되는 구조의 MESFET가 완성되게 된다.
이와같은 구조를 한 본 실시예에 의한 MESFET에 있어서는, 평탄한 캡층위에 게이트 전극(17)이 형성되어 있고, 평면구조의 MESFET가 형성되어 있다. 이때문에, 게이트전극부에 리세스구조를 채용하는 FET가 가진 결점, 즉, 레시스에칭에 기인되는 균일성, 재현성의 불량도에 의해 제조수율이 저하한다고 하는 결점은 없어진다.
다음에, 이와같은 본 실시예에 의한 MESFET의 동작에 대해서, 종래기술에 의한 MESFET의 것과 비교하면서, 제3도-제5도를 사용해서 이하에 설명한다.
여기서, 이들 각도면의 (a)에는 본 실시예에 의한 MESFET가 표시되어 있고, 제1도와 동일부분에 대해서는 동부호를 사용해서 그 설명은 생략한다. 또, 이들 각도면의 (b)에는 종래기술에 의한 평면구조의 MESFET가 표시되어 있다. 이 종래의 MESFET는, GaAs반도체기판(31)위에 본 실시예에 의한 채널층(13)과 마찬가지의 채널층(32)이 형성되어 있고, 이 채널층(32)위에는 저불순물농도의 캡층(33)이 형성되어 있다. 이 캡층(33)의 양단부에는 본 실시예에 있어서의 이온주입층(18), (19)와 마찬가지 이온주입층(34), (35)가 형성되어 있고, 또, 본 실시예에 있어서의 각 전극과 마찬가지의 상대적위치에 게이트전극(36), 드레인 전극(37) 및 소오스전극(38)이 본 실시예의 경우와 마찬가지로 형성되어 있다. 또한, 제4도 및 제5도에서는 도면의 용이도로부터 각부호를 생략하고 있으나, 제3도의 경우와 마찬가지 부호가 각부위에 붙쳐진다.
제3도는, 이들 MESFET의 각게이트전극(17), (36)에 각 소오스전극(21), (38)에 대해서 동일한 부의 게이트전압 Vg가 인가되고, 게이트직하의 공핍층이 채널을 완전히 닫고 있는 상태를 표시하고 있다. 동도면(a)의 본 실시예에 의한 FET에 있어서는 게이트전극(17)의 직하의 사선으로 도시되는 공핍층이 채널층(13)을 완전히 닫고 동도면(b)의 종래의 FET에 있어서도 게이트전극(36)의 직하의 사선으로 도시되는 공핍층이 채널층(32)를 완전히 닫고 있다. 여기서, 각 FET에 있어서의 게이트전극(17), (36)과 드레인전극쪽의 N+형의 Si이온주입층(18), (34)와의 사이에는, 표면의 계면준위에 기인하는 표면공핍층이 형성되어 있어, 게이트전극직하의 공핍층과 일체적으로 되어 있다.
제4도는, 제3도에 표시된 상태의 각 FET에 있어서, 게이트·바이어스 전압 Vg를 얇은쪽으로 흔들고 간 경우에 각 공핍층의 상태를 표시하고 있다, 게이트직하의 각 공핍층은 각 게이트전극(17), (36)에 축적되는 부전하의 감소에 따라서 얇아지고, 각 전류채널층(13), (32)의 채널이 열리게 된다. 이 상태에서 드레인전극(20), (37)에 적당한 전압이 인가되면, 각 드레인·소오스간에는 인가전압에 따른 전류가 흐르기 시작한다.
제5도는, 제4도의 상태에서 또 게이트·바이어스 전압 Vg를 각 FET에 대해서 마찬가지로 얇은쪽으로 흔든경우의 각 공핍층의 상태를 표시하고 있다. 게이트전압 Vg의 절대치가 감소되어가는 어느값에 달하면, 제5도(b)에 표시되는 종래의 MESFET에서는, 게이트전극(36)직하의 공핍층깊이와, 채널층(32)에까지 확대되어 있는 드레인전극(37)쪽의 표면공핍층의 깊이가 대략 동등해진다. 이 결과, 제4도(b)에 표시된 짧은 실효게이트길이 La는 제5도(b)에 표시되는 긴실효게이트길이 Lb가 되고, 긴게이트효과가 나타난다. 이때문에, 이 긴게이트효과에 의해, 종래의 MESFET에 있어서의 트랜스콘덕턴스 gm의 값은 저하되고, 고주파특성이 악화해버린다.
이에 대해서 제5도(a)의 본 실시예에 의한 MESFET에 있어서는, 표면공핍층의 기판표면으로부터 깊은 부분을 향한 성장은 도우핑층(15)에 의해서 저지되어 있다.
이 때문에, 드레인전극(20)쪽의 채널층(13)은 표면공핍층의 영향을 받지 않고 게이트 전극(17)의 직하의 공핍층만이 채널층(13)에 영향하고 있다. 따라서, 실효게이트길이 Lc는 변화하지 않고, 종래기술에 의한 FET와 같이 긴게이트효과는 나타나지 않는다. 이때문에, 채널층(13)에 형되는 전류채널이 완전히 열리고, 전류가 포화할때까지, 트랜스콘덕턴스 gm의 값은 높은 그대로 유지된다. 이결과, 고주파 특성은 양호한 상태로 유지된다. 또, 이때, 도우핑층(15)자신은 표면공핍층에 의해서 완전 공핍화되어 있기 때문에, 게이트전극(17) 및 드레인전극(20)사이의 절연성은 저하하지 않는다. 이 때문에, 본 실시예에 의한 FET에 있어서는, 드레인내압을 높은 그대로 유지하는 것이 가능하게 되어있다.
제6도는, 이와같이 게이트·바이어스를 변화시킨 경우에 있어서의, 트랜스콘덕턴스 gm의 게이트전압의존특성을 모식적으로 표시한 그래프이다. 동도면의 가로측은 게이트전압 Vg[V], 세로측은 트랜스콘덕턴스 gm[㎳/㎜]를 표시하고 있다. 또, 실선으로 표시되는 특성곡선(41)은 본 실시예에 의한 MESFET의 특성, 점선으로 표시되는 특성곡선(42)은 종래기술에 의한 MESFET의 특성을 표시하고 있다. 동도면에서 이해되는 바와같이, 종래의 MESFET에 있어서는 게이트이어스의 얇은쪽, 즉, 게이트전압이 0[V]에 가까운쪽에서 트랜스콘덕턴스 gm의 값이 저하하고 있다.
이것은, 상기한 바와같이 게이트·바이어스의 얇은쪽에서 긴게이트효과가 발생하기 때문이다. 이에 대해서, 본 실시예에 의한 MESFET에 있어서는, 게이트·바이어스가 얇아져도 트랜스콘덕턴스 gm의 값은 저하하지 않고, 높은 그대로 일정치로 유지되고 있다.
이상 설명한 바와 같이 본 발명에 의하면, 표면공핍층의 기판표면으로부터 깊은부분을 향한 확대는 도우핑층에 의해서 저지되고, 채널층은 표면공핍층의 영향을 받지 않게 되며, 게이트전극하의 공핍층만이 채널층에 영향하게된다. 이때문에, 종래의 FET와 같이 게이트·바이어스가 얇은쪽에서 긴게이트 효과를 발생시키는 일이 없어진다.
또, 이때, 도우핑층 자신은 표면공핍층에 의해서 공핍화되어, 게이트·드레인간의 절연성은 저하하지 않는다. 이때문에, 본 발명에 의하면, 드레인내압은 높은 그대로 유지하면서, 양호한 고주파특성을 구비하고, 고출력으로 고이득의 FET를 제공하는 것이 가능해진다.
또, 평탄한 캡층위에 게이트전극이 형성되어, 평면구조의 FET가 형성된다. 이 때문에, 리세스구조가 가진 결점이 없고, 고집적화에 적합한 특성이 균일한 FET가 제공된다.

Claims (1)

  1. 불순물 농도가 높은 박층화된 채널층(13)과, 이 채널층(13)위에 형성된 캡층을 구비하여 형성된 전계효과트랜지스터에 있어서, 상기 캡층은 불순물이 첨가된 도우핑층(15)을 가지며, 이 도우핑층(15)의 두께 및 불순물농도는, 반도체기판표면의 계면준위에 기인하는 표면공핍층에 의해서 상기 도우핑층(15)자신이 공핍화되고, 또한, 상기 표면공핍층이 드레인전극(20)쪽의 상기 채널층(13)까지 확대되지 않는 소정의 두께 및 소정의 불순물 농도인 것을 특징으로 하는 전계효과트랜지스터.
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