JPH01260861A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH01260861A JPH01260861A JP8942188A JP8942188A JPH01260861A JP H01260861 A JPH01260861 A JP H01260861A JP 8942188 A JP8942188 A JP 8942188A JP 8942188 A JP8942188 A JP 8942188A JP H01260861 A JPH01260861 A JP H01260861A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は電界効果トランジスタに係り、特に、リセス
（ｒｅｃｅｓｓ ）構造といわれるゲート電極構造を有
する電界効果トランジスタに関する。
（ｒｅｃｅｓｓ ）構造といわれるゲート電極構造を有
する電界効果トランジスタに関する。
高周波用電界効果トランジスタ、特に、ガリウム・砒素
（ＧａＡｓ）からなるショットキーバリア型電界効果ト
ランジスタ（ＭＥＳ−ＦＥＴ ）は、高周波回路におい
て従来から数多く用いられているシリコン（Ｓｉ）バイ
ポーラトランジスタの有する特性限界を打破しうるマイ
クロ波トランジスタとして実用化されたものである。そ
して、このＭＥＳ−ＦＥＴにおいては、これをマイクロ
波で使用する際における高利得、高効率および高信頼度
を得るため、ソース電極およびゲート電極間のソース抵
抗を低減するとともに、ゲート電極およびドレイン電極
間におけるドレイン耐圧の増大、すなわち、高電圧化を
図ることが重要となっている。
（ＧａＡｓ）からなるショットキーバリア型電界効果ト
ランジスタ（ＭＥＳ−ＦＥＴ ）は、高周波回路におい
て従来から数多く用いられているシリコン（Ｓｉ）バイ
ポーラトランジスタの有する特性限界を打破しうるマイ
クロ波トランジスタとして実用化されたものである。そ
して、このＭＥＳ−ＦＥＴにおいては、これをマイクロ
波で使用する際における高利得、高効率および高信頼度
を得るため、ソース電極およびゲート電極間のソース抵
抗を低減するとともに、ゲート電極およびドレイン電極
間におけるドレイン耐圧の増大、すなわち、高電圧化を
図ることが重要となっている。
そこで、通常の高出力ＭＥＳ−ＦＥＴにおいては、第３
図の要部断面図で示す第１従来例のように、そのソース
Ｎ ｔＩｉ ２０とドレイン電極２１との間に所定深さ
を有する１段の凹部２２を形成するとともに、この凹部
２２の底面にゲート電極２３を配設したリセス構造とい
われるゲート電極構造が採用されており、四部２２の深
さおよび幅の最適化を図ることによって良好な高信頼度
などが１′、）られるようになっている、なお、第３図
における符号２４は半絶縁性を有するＧａＡｓ基板、２
５はＧａＡｓ基板２４の表面に形成された動作層として
のｎ型ＧａＡｓ半導体層であり、Ｒｓは模式的に示すソ
ース抵抗である。
図の要部断面図で示す第１従来例のように、そのソース
Ｎ ｔＩｉ ２０とドレイン電極２１との間に所定深さ
を有する１段の凹部２２を形成するとともに、この凹部
２２の底面にゲート電極２３を配設したリセス構造とい
われるゲート電極構造が採用されており、四部２２の深
さおよび幅の最適化を図ることによって良好な高信頼度
などが１′、）られるようになっている、なお、第３図
における符号２４は半絶縁性を有するＧａＡｓ基板、２
５はＧａＡｓ基板２４の表面に形成された動作層として
のｎ型ＧａＡｓ半導体層であり、Ｒｓは模式的に示すソ
ース抵抗である。
また、ＭＥＳ−ＦＥＴの他の従来例としては、第４図の
要部断面図に示す第２従来例のようなものが知られてい
る。ずなわら、このＭＥＩ−ＦＥＴにおいては、そのゲ
ート電極２３が形成されている凹部２６の有する形状が
前記凹部２２のそれとは異なっており、そのソース電極
２０側およびドレイン電極２１側のそれぞれに位置する
内側面がともに２段の異なる深さを有する２段壁として
形成されている。
要部断面図に示す第２従来例のようなものが知られてい
る。ずなわら、このＭＥＩ−ＦＥＴにおいては、そのゲ
ート電極２３が形成されている凹部２６の有する形状が
前記凹部２２のそれとは異なっており、そのソース電極
２０側およびドレイン電極２１側のそれぞれに位置する
内側面がともに２段の異なる深さを有する２段壁として
形成されている。
（発明が解決しようとする課題〕
ところで、前述したＭＥＳ−ＦＥＴの第１従来例におい
ては、そのソース電ｐｉ１２０とゲート電極２３との間
に厚い動作層が存在していることから、この動作層の厚
みと動作層不純物濃度との積の積分値である、いわゆる
チャージ量が必然的に増大することになる結果、ソース
抵抗Ｒｓの低減が図れるという利点がある。しかし、そ
の反面、ドレイン電極２１とゲート電極２３との間にも
、前記同様の１’Ｘい動作層が存在しているので、これ
らの電極２１゜２３間においてもチャージ量が増大する
ことになり、ゲート電極２３からドレイン電極２１へ向
かう空乏層の延びが制限されてしまう結果、電界強度が
増大してしまい、ドレイン耐圧の増大、すなわち、高耐
圧化を図ることができなくなるという欠点があった。
ては、そのソース電ｐｉ１２０とゲート電極２３との間
に厚い動作層が存在していることから、この動作層の厚
みと動作層不純物濃度との積の積分値である、いわゆる
チャージ量が必然的に増大することになる結果、ソース
抵抗Ｒｓの低減が図れるという利点がある。しかし、そ
の反面、ドレイン電極２１とゲート電極２３との間にも
、前記同様の１’Ｘい動作層が存在しているので、これ
らの電極２１゜２３間においてもチャージ量が増大する
ことになり、ゲート電極２３からドレイン電極２１へ向
かう空乏層の延びが制限されてしまう結果、電界強度が
増大してしまい、ドレイン耐圧の増大、すなわち、高耐
圧化を図ることができなくなるという欠点があった。
一方、ＭＥＳ−ＦＥＴの第２従来例においては、ドレイ
ン電極２１およびゲート電極２３の間に存在する動作層
の厚みが第１従来例に比べて薄くなっている。したがっ
て、これらの電極間２１．２３におりるチャージ量が低
減する結果、その最適化を図ることによって高耐圧化を
実現することができるという利点があるにも関わらず、
ソース電極２０およびゲート電極２３間のソース抵抗Ｒ
ｓが増大してしまうという欠点があった。
ン電極２１およびゲート電極２３の間に存在する動作層
の厚みが第１従来例に比べて薄くなっている。したがっ
て、これらの電極間２１．２３におりるチャージ量が低
減する結果、その最適化を図ることによって高耐圧化を
実現することができるという利点があるにも関わらず、
ソース電極２０およびゲート電極２３間のソース抵抗Ｒ
ｓが増大してしまうという欠点があった。
この発明は、このような現状に鑑みて創案されたもので
あって、ソース電極とゲート電極との間におけるソース
抵抗を低減するとともに、ゲート電極とドレイン電極と
の間における高耐圧化を図ることが可能な電界効果トラ
ンジスタを提供することを目的としている。
あって、ソース電極とゲート電極との間におけるソース
抵抗を低減するとともに、ゲート電極とドレイン電極と
の間における高耐圧化を図ることが可能な電界効果トラ
ンジスタを提供することを目的としている。
この発明に係る電界効果トランジスタは、上記目的を達
成するため、ソース電極とドレイン電極との間に凹部を
形成し、かつ、この凹部の底面にゲート電極を配設して
なる電界効果トランジスタにおいて、前記凹部の有する
内側面のうち、ソース電極側に位置する内側面を１段壁
として形成する一方、ドレイン電極側に位置する内側面
を少なくとも２段の異なる深さを有する多段壁として形
成した構成に特徴を有するものである。
成するため、ソース電極とドレイン電極との間に凹部を
形成し、かつ、この凹部の底面にゲート電極を配設して
なる電界効果トランジスタにおいて、前記凹部の有する
内側面のうち、ソース電極側に位置する内側面を１段壁
として形成する一方、ドレイン電極側に位置する内側面
を少なくとも２段の異なる深さを有する多段壁として形
成した構成に特徴を有するものである。
上記構成によれば、ゲート電極が形成される凹部の有す
る内側面のうち、ソース電極側に位置する内側面を１段
壁として形成し、かつ、ドレイン電極側に位置する内側
面を異なる深さを有する多段壁として形成しているので
、ソース電極とゲート電極との間には厚みの厚い動作層
が存在することになる結果、これらの電極間におけるソ
ース抵抗の低減が図れる。また、ゲート電極とドレイン
電極との間には、厚みの薄い動作層が存在しているので
、これらの電極間におけるチャージ量は低減することに
なり、その高耐圧化が図れることになる。
る内側面のうち、ソース電極側に位置する内側面を１段
壁として形成し、かつ、ドレイン電極側に位置する内側
面を異なる深さを有する多段壁として形成しているので
、ソース電極とゲート電極との間には厚みの厚い動作層
が存在することになる結果、これらの電極間におけるソ
ース抵抗の低減が図れる。また、ゲート電極とドレイン
電極との間には、厚みの薄い動作層が存在しているので
、これらの電極間におけるチャージ量は低減することに
なり、その高耐圧化が図れることになる。
以下、本発明の一実施例を図面に基づいて説明する。
第１図は、ショットキーバリア型電界効果トランジスタ
（ＭＥＳ−ＦＥＴ ）の構造を示す要部断面図である。
（ＭＥＳ−ＦＥＴ ）の構造を示す要部断面図である。
このＭＥＳ−ＦＥＴは、ガリウム・砒素（ＧａＡｓ）基
板ｌと、その表面上に形成されたｎ！！！ＧａＡｓ半導
体層２とを備えており、この半導体層２の表面上にそれ
ぞれ形成されたソース７ｉｔ掻３とドレイン電極４とは
、所定深さの凹部５の底面にゲート電極６が形成されて
なるリセス構造を介して互いに対向配置されている。そ
して、この凹部５の有する内側面のうち、ソース電極３
側に位置する内側面５ａは１段壁として形成される一方
、ドレイン電極４側に位置する内側面５ｂは異なる深さ
を有する２段壁として形成されている。なお、図におけ
る符号７は地縁膜層である。
板ｌと、その表面上に形成されたｎ！！！ＧａＡｓ半導
体層２とを備えており、この半導体層２の表面上にそれ
ぞれ形成されたソース７ｉｔ掻３とドレイン電極４とは
、所定深さの凹部５の底面にゲート電極６が形成されて
なるリセス構造を介して互いに対向配置されている。そ
して、この凹部５の有する内側面のうち、ソース電極３
側に位置する内側面５ａは１段壁として形成される一方
、ドレイン電極４側に位置する内側面５ｂは異なる深さ
を有する２段壁として形成されている。なお、図におけ
る符号７は地縁膜層である。
このように、このＭＥＳ−ＦＥＴにおけるゲーｆ４ｉＪ
ｌｆｉ６が形成された凹部５の有するソース電極３側の
内側面５ａと、そのドレイン電極４例の内側面５ｂとは
非対称形とされており、ソース電極３とゲート電極６と
の間には厚い動作層が存在しているので、これらの電極
３．６間においては、動作層の厚みと動作ＩＧ不純物濃
度との積の積分値であるチャージ量が増大する結果、ソ
ース抵抗Ｒ３は低下することになる。これに対して、ド
レイン１を極４とゲート電極６との間には、厚みの薄い
動作Ｉ０が存在しており、そのチャージ量が低減するこ
とになるため、これらの電極４．６間のドレイン耐圧は
増大することになる。
ｌｆｉ６が形成された凹部５の有するソース電極３側の
内側面５ａと、そのドレイン電極４例の内側面５ｂとは
非対称形とされており、ソース電極３とゲート電極６と
の間には厚い動作層が存在しているので、これらの電極
３．６間においては、動作層の厚みと動作ＩＧ不純物濃
度との積の積分値であるチャージ量が増大する結果、ソ
ース抵抗Ｒ３は低下することになる。これに対して、ド
レイン１を極４とゲート電極６との間には、厚みの薄い
動作Ｉ０が存在しており、そのチャージ量が低減するこ
とになるため、これらの電極４．６間のドレイン耐圧は
増大することになる。
つぎに、上記構造を有するＭＥＳ−ＦＥＴの製造手順に
ついて、第２図（ａ）〜（ｇ）で示す工程断面図に基づ
いて説明する。
ついて、第２図（ａ）〜（ｇ）で示す工程断面図に基づ
いて説明する。
まず、第２図（ａ）に示すように、半絶縁性を有するＧ
ａＡｓ基板１の表面上に動作層としてのｎ型ＧａＡｓ半
導体府２が周知の結晶成長法によって形成され、かつ、
この半導体層２の表面上の所定位置に、例えば、金・ゲ
ルマニウム（ＡｕＧｅ）合金、ニッケル（Ｎｉ ）お
よび金（Ａｕ）からなる３層構造とされたソース電極３
およびドレイン電極４が互いに所定間隔を介して形成さ
れたウェハを用意する。
ａＡｓ基板１の表面上に動作層としてのｎ型ＧａＡｓ半
導体府２が周知の結晶成長法によって形成され、かつ、
この半導体層２の表面上の所定位置に、例えば、金・ゲ
ルマニウム（ＡｕＧｅ）合金、ニッケル（Ｎｉ ）お
よび金（Ａｕ）からなる３層構造とされたソース電極３
およびドレイン電極４が互いに所定間隔を介して形成さ
れたウェハを用意する。
つぎに、第２図（ｂ）に示すように、このウェハの全表
面にわたって、シリコン窒化（ＳｉｉＮ４）膜などから
なる絶縁膜層７を５００〜１０００人程度の厚みで形成
し、この絶縁膜層７の表面上にフォトレジスト層８を形
成する。そして、このフォトレジスト層８の所定位置、
ずなわら、ソース電極３とドレイン電極４との間に、所
定の大きさを存する開口部９を形成したのち、フォトレ
ジスト層８をマスクとして反応性イオン・エツチング（
ＲＩＢ）処理を施すことにより、絶縁膜層８の前記開口
部９と対応する位置に開口窓１０を形成する。
面にわたって、シリコン窒化（ＳｉｉＮ４）膜などから
なる絶縁膜層７を５００〜１０００人程度の厚みで形成
し、この絶縁膜層７の表面上にフォトレジスト層８を形
成する。そして、このフォトレジスト層８の所定位置、
ずなわら、ソース電極３とドレイン電極４との間に、所
定の大きさを存する開口部９を形成したのち、フォトレ
ジスト層８をマスクとして反応性イオン・エツチング（
ＲＩＢ）処理を施すことにより、絶縁膜層８の前記開口
部９と対応する位置に開口窓１０を形成する。
ついで、第２図（ｃ）に示すように、フォトレジスト層
８および絶縁膜層７をマスクとして半導体層２の表面を
エツチングによって掘り込み、例えば、５００〜１００
０人というような所定深さの凹部５を形成したのち、第
２図（ｄ）に示すように、ウェハの全表面にわたってチ
タン（Ｔｉ）などからなる厚み数百人の被着膜ＩＩを形
成する。なお、この被着膜１１は、チタン（Ｔ１ ）を
ドレイン電極４側の上方から斜め下方に向かって被着す
ることによって形成されており、フォトレジスト層８の
開口部９、絶縁膜層７の開口窓１０および凹部５それぞ
れのソース電極３側の側面のみが一体的に覆われている
。したがって、これらの各部５，７．８におけるドレイ
ン電極４例の側面には、被着膜１１が形成されていない
。
８および絶縁膜層７をマスクとして半導体層２の表面を
エツチングによって掘り込み、例えば、５００〜１００
０人というような所定深さの凹部５を形成したのち、第
２図（ｄ）に示すように、ウェハの全表面にわたってチ
タン（Ｔｉ）などからなる厚み数百人の被着膜ＩＩを形
成する。なお、この被着膜１１は、チタン（Ｔ１ ）を
ドレイン電極４側の上方から斜め下方に向かって被着す
ることによって形成されており、フォトレジスト層８の
開口部９、絶縁膜層７の開口窓１０および凹部５それぞ
れのソース電極３側の側面のみが一体的に覆われている
。したがって、これらの各部５，７．８におけるドレイ
ン電極４例の側面には、被着膜１１が形成されていない
。
そして、第２図（ｅ）に示すように、被着膜１１をマス
クとしてウェットエツチング処理を施し、ドレイン電極
４側のｍｌ！を縁膜層７の一端縁７ａのみを所定位置ま
で除去するが、この際、ソース？！ｔｉ３側の絶縁膜層
７は被着膜１１によって覆われているので除去されない
ことになる。つぎに、被着膜１１のみを選択的に除去し
たのち、第２図（ｆ）に示すように、フォトレジスト層
８およびＳ仏縁１模層７をマスクとして半導体層２を所
定のピンチオフ電圧もしくは所定のドレイン電流となる
までエツチングによって掘り込む。その結果、図示する
ように、半導体層２に形成された凹部５の有する内側面
のうち、ソース電極３側に位置する内側面５ａは１段壁
として形成され、ドレイン電極４側に位置する内側面５
ｂは異なる深さを有する２段壁として形成されることに
なる。
クとしてウェットエツチング処理を施し、ドレイン電極
４側のｍｌ！を縁膜層７の一端縁７ａのみを所定位置ま
で除去するが、この際、ソース？！ｔｉ３側の絶縁膜層
７は被着膜１１によって覆われているので除去されない
ことになる。つぎに、被着膜１１のみを選択的に除去し
たのち、第２図（ｆ）に示すように、フォトレジスト層
８およびＳ仏縁１模層７をマスクとして半導体層２を所
定のピンチオフ電圧もしくは所定のドレイン電流となる
までエツチングによって掘り込む。その結果、図示する
ように、半導体層２に形成された凹部５の有する内側面
のうち、ソース電極３側に位置する内側面５ａは１段壁
として形成され、ドレイン電極４側に位置する内側面５
ｂは異なる深さを有する２段壁として形成されることに
なる。
つぎに、第２図（ｇ）に示すように、ウェハの全表面に
わたってアルミニウム（Ａｊりなどからなる被着１１！
！２を形成したのち、フォトレジスト層８と、その上に
被着された被着膜１２の不要部分とを除去する。このよ
うにして、前述した第１図に示すように、ソース電極３
とドレイン電極４との間に形成された凹部５の底面にゲ
ート電極６が形成されたＭＥＳ−ＦＥＴが得られること
になる。
わたってアルミニウム（Ａｊりなどからなる被着１１！
！２を形成したのち、フォトレジスト層８と、その上に
被着された被着膜１２の不要部分とを除去する。このよ
うにして、前述した第１図に示すように、ソース電極３
とドレイン電極４との間に形成された凹部５の底面にゲ
ート電極６が形成されたＭＥＳ−ＦＥＴが得られること
になる。
なお、以上の説明においては、ゲート電極６が形成され
た凹部５の有する内側面のうち、ソース電極３側に位置
する内側面５ａを１段壁とし、かつ、ドレイン電極４側
に位置する内側面５ｂを２段壁としているが、これに限
定されるものではなく、例えば、ドレイン電極４側に位
置する内側面５ｂを２段以上の異なる深さを有する多段
壁として形成してもよい、また、以上の説明では、本発
明をＧａＡｓ基板１を備えたＭＥＳ−ＦＥＴについて説
明したが、ＧａＡｓ以外の半導体材料からなるものにつ
いても適用できることはいうまでもない。
た凹部５の有する内側面のうち、ソース電極３側に位置
する内側面５ａを１段壁とし、かつ、ドレイン電極４側
に位置する内側面５ｂを２段壁としているが、これに限
定されるものではなく、例えば、ドレイン電極４側に位
置する内側面５ｂを２段以上の異なる深さを有する多段
壁として形成してもよい、また、以上の説明では、本発
明をＧａＡｓ基板１を備えたＭＥＳ−ＦＥＴについて説
明したが、ＧａＡｓ以外の半導体材料からなるものにつ
いても適用できることはいうまでもない。
以上説明したように、この発明に係る電界効果トランジ
スタにおいては、ゲート電極が形成される凹部の有する
内側面のうち、ソース電極側に位置する内側面を１段壁
として形成する一方、ドレイン電極側に位置する内側面
を少なくとも２段の異なる深さを有する多段壁として形
成しているので、ソース電極とゲート電極との間には厚
みの厚い動作層が存在することになる。したがって、こ
れらの電極間においては、動作層の厚みと動作層不純物
濃度との積の積分値であるチャージ量が増大することに
なり、ソース抵抗の低減を図ることができる。
スタにおいては、ゲート電極が形成される凹部の有する
内側面のうち、ソース電極側に位置する内側面を１段壁
として形成する一方、ドレイン電極側に位置する内側面
を少なくとも２段の異なる深さを有する多段壁として形
成しているので、ソース電極とゲート電極との間には厚
みの厚い動作層が存在することになる。したがって、こ
れらの電極間においては、動作層の厚みと動作層不純物
濃度との積の積分値であるチャージ量が増大することに
なり、ソース抵抗の低減を図ることができる。
また、ゲート電極とドレイン電極との間には、厚みの薄
い動作層が存在しているので、これらの電極間における
チャージ量が低減することになる結果、その高耐圧化を
図ることができる。
い動作層が存在しているので、これらの電極間における
チャージ量が低減することになる結果、その高耐圧化を
図ることができる。
第１図および第２図（ａ）〜（ｇ）は本発明の一実施例
に係り、第１図はＭＥＳ−ＦＥＴの構造を示す要部断面
図、第２図（ａ）〜（ｇ）はその製造手順を示す工程断
面図である。また、第３図および第４図は従来例に係り
、第３図はＭＥＳ−ＦＥＴの第１従来例を示す要部断面
図であり、第４図は第２従来例を示す要部断面図である
。 図において、１はガリウム・砒素（ＧａＡｓ ）基板、
２はＧａＡｓ半導体層、３はソース電極、４はドレイン
電極、５は凹部、５ａ、５ｂはそれぞれ凹部の内側面、
６はゲート電極である。 なお、図中の同一符号は、互いに同一もしくは相当する
部分を示している。
に係り、第１図はＭＥＳ−ＦＥＴの構造を示す要部断面
図、第２図（ａ）〜（ｇ）はその製造手順を示す工程断
面図である。また、第３図および第４図は従来例に係り
、第３図はＭＥＳ−ＦＥＴの第１従来例を示す要部断面
図であり、第４図は第２従来例を示す要部断面図である
。 図において、１はガリウム・砒素（ＧａＡｓ ）基板、
２はＧａＡｓ半導体層、３はソース電極、４はドレイン
電極、５は凹部、５ａ、５ｂはそれぞれ凹部の内側面、
６はゲート電極である。 なお、図中の同一符号は、互いに同一もしくは相当する
部分を示している。
Claims (1)
- （１）ソース電極とドレイン電極との間に凹部を形成し
、かつ、この凹部の底面にゲート電極を配設してなる電
界効果トランジスタにおいて、 前記凹部の有する、内側面のうち、ソース電極側に位置
する内側面を１段壁として形成する一方、ドレイン電極
側に位置する内側面を少なくとも２段の異なる深さを有
する多段壁として形成したことを特徴とする電界効果ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8942188A JPH01260861A (ja) | 1988-04-12 | 1988-04-12 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8942188A JPH01260861A (ja) | 1988-04-12 | 1988-04-12 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01260861A true JPH01260861A (ja) | 1989-10-18 |
Family
ID=13970194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8942188A Pending JPH01260861A (ja) | 1988-04-12 | 1988-04-12 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01260861A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03184334A (ja) * | 1989-12-13 | 1991-08-12 | Mitsubishi Electric Corp | 多段リセスゲートｆｅｔの製造方法 |
| US5220186A (en) * | 1990-12-26 | 1993-06-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a mushroom-shaped gate electrode |
| US5449932A (en) * | 1993-05-26 | 1995-09-12 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor having gate and source regions in recesses |
| US5532505A (en) * | 1990-12-27 | 1996-07-02 | Sumitomo Electric Industries, Ltd. | Field effect transistor including a cap with a doped layer formed therein |
| US5548144A (en) * | 1993-03-05 | 1996-08-20 | Mitsubishi Denki Kabushiki Kaisha | Recessed gate field effect transistor |
-
1988
- 1988-04-12 JP JP8942188A patent/JPH01260861A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03184334A (ja) * | 1989-12-13 | 1991-08-12 | Mitsubishi Electric Corp | 多段リセスゲートｆｅｔの製造方法 |
| US5220186A (en) * | 1990-12-26 | 1993-06-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a mushroom-shaped gate electrode |
| US5288654A (en) * | 1990-12-26 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Method of making a mushroom-shaped gate electrode of semiconductor device |
| US5532505A (en) * | 1990-12-27 | 1996-07-02 | Sumitomo Electric Industries, Ltd. | Field effect transistor including a cap with a doped layer formed therein |
| US5548144A (en) * | 1993-03-05 | 1996-08-20 | Mitsubishi Denki Kabushiki Kaisha | Recessed gate field effect transistor |
| US5449932A (en) * | 1993-05-26 | 1995-09-12 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor having gate and source regions in recesses |
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