JPS6323665B2 - - Google Patents
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- JPS6323665B2 JPS6323665B2 JP58000899A JP89983A JPS6323665B2 JP S6323665 B2 JPS6323665 B2 JP S6323665B2 JP 58000899 A JP58000899 A JP 58000899A JP 89983 A JP89983 A JP 89983A JP S6323665 B2 JPS6323665 B2 JP S6323665B2
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- gate electrode
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Description
【発明の詳細な説明】
本発明は電界効果型トランジスタ、特に高周波
帯での動作に適した化合物半導体をつかつた電界
効果型トランジスタの構造に関する。
帯での動作に適した化合物半導体をつかつた電界
効果型トランジスタの構造に関する。
化合物半導体はその物理的特徴により、超高周
波素子に多く用いられている。最近、その中でも
−族２元化合物半導体であるGaAs（ガリウ
ム砒素）を利用した電界効果型トランジスタ
（FET）の発展は目ざましく、試作段階から量産
化、さらにはIC化へと移行しつつある。そして、
さらに、高性能でしかも信頼の高い超高周波素子
を歩留りよく得ることが要求されている。このよ
うな要求の１つに、パツシベーシヨンをより完全
なものにして、外気による影響をなくすことによ
り、動作中に特性が変動するということがないと
いうことが信頼度の点から重要な問題となつてい
る。
波素子に多く用いられている。最近、その中でも
−族２元化合物半導体であるGaAs（ガリウ
ム砒素）を利用した電界効果型トランジスタ
（FET）の発展は目ざましく、試作段階から量産
化、さらにはIC化へと移行しつつある。そして、
さらに、高性能でしかも信頼の高い超高周波素子
を歩留りよく得ることが要求されている。このよ
うな要求の１つに、パツシベーシヨンをより完全
なものにして、外気による影響をなくすことによ
り、動作中に特性が変動するということがないと
いうことが信頼度の点から重要な問題となつてい
る。
従来のGaAs FETは、第１図にその正面断面
図を示すように、半絶縁性基板１０にバツフア層
１１をもち、さらに、その上にメサ状の動作層１
２をもつ。
図を示すように、半絶縁性基板１０にバツフア層
１１をもち、さらに、その上にメサ状の動作層１
２をもつ。
ソース抵抗を減らすために動作層に堀り込み部
分をつくり、その堀り込み部分にシヨツトキー障
壁をつくるべき金属、例えばアルミニウムあるい
はチタン・アルミニウムがゲート金属２として形
成され、さらに、これと抵抗性接触をする金属、
例えばAu−Ge合金＋Ni層のソース電極３および
ドレイン電極４が形成される。ゲート電極２は
SiO2膜２１で覆われている。
分をつくり、その堀り込み部分にシヨツトキー障
壁をつくるべき金属、例えばアルミニウムあるい
はチタン・アルミニウムがゲート金属２として形
成され、さらに、これと抵抗性接触をする金属、
例えばAu−Ge合金＋Ni層のソース電極３および
ドレイン電極４が形成される。ゲート電極２は
SiO2膜２１で覆われている。
しかし、このような構造を持つたGaAs FET
で通電試験を行つた場合に、特性変動例えばIDSS
やVp値が減少してしまうという問題がしばしば
ある。
で通電試験を行つた場合に、特性変動例えばIDSS
やVp値が減少してしまうという問題がしばしば
ある。
この原因は、ゲート電極が深く、せまい堀り込
み部分に形成されているため、パツシベーシヨン
膜である酸化膜が、ゲート電極側面や堀り込み部
分の底に正常に形成されず、膜厚が平坦部よりも
極端に薄くなり、しかもピンホールができやすい
状態が作られるために、通電試験を行つている時
にパツケージから出るガス（イオン性のもの）が
酸化膜のピンホール等を通過してゲートのエツヂ
付近に集中し、表面空乏層の形状に変化を与え、
特性変動を引き起こすためである。
み部分に形成されているため、パツシベーシヨン
膜である酸化膜が、ゲート電極側面や堀り込み部
分の底に正常に形成されず、膜厚が平坦部よりも
極端に薄くなり、しかもピンホールができやすい
状態が作られるために、通電試験を行つている時
にパツケージから出るガス（イオン性のもの）が
酸化膜のピンホール等を通過してゲートのエツヂ
付近に集中し、表面空乏層の形状に変化を与え、
特性変動を引き起こすためである。
本発明の目的は、ゲート電極の囲りが絶縁膜で
覆われ、しかも前述の堀り込み部分に２つの空間
を設けるように、この堀り込み部分全体を絶縁膜
で覆うことにより特性変動のないGaAs FETを
提供することにある。
覆われ、しかも前述の堀り込み部分に２つの空間
を設けるように、この堀り込み部分全体を絶縁膜
で覆うことにより特性変動のないGaAs FETを
提供することにある。
本発明のGaAs FETはメサ形成後に半導体全
面にCVD法により酸化膜を成長し、フオトレジ
ストを用いてゲート電極のパターニングを行い、
酸化膜エツチング、GaAsエツチングを行つた
後、ゲートメタルを蒸着しフオトレジストを除去
することによりゲート電極を形成し、その後酸化
膜と窒化膜を２層形成することにより、ゲート電
極を含んだ堀り込み部分全体が絶縁膜で覆われる
という構造をもつ。
面にCVD法により酸化膜を成長し、フオトレジ
ストを用いてゲート電極のパターニングを行い、
酸化膜エツチング、GaAsエツチングを行つた
後、ゲートメタルを蒸着しフオトレジストを除去
することによりゲート電極を形成し、その後酸化
膜と窒化膜を２層形成することにより、ゲート電
極を含んだ堀り込み部分全体が絶縁膜で覆われる
という構造をもつ。
従つて、本発明によれば、ゲート電極を含んだ
堀り込み部分全体が絶縁膜で完全に覆われること
により、外気の影響（特にイオン性のもの）によ
り特性が変動することがなく信頼度の高いGaAs
FETを得ることが出来る。
堀り込み部分全体が絶縁膜で完全に覆われること
により、外気の影響（特にイオン性のもの）によ
り特性が変動することがなく信頼度の高いGaAs
FETを得ることが出来る。
以下、本発明の一実施例を図面を参照して説明
する。
する。
まず、GaAs FETに用いられる基板は、第
２図に示すような、半絶縁性基板１０、バツフ
アー層１１および動作層１２とからなり、バツ
フアー層１１と動作層１２とはメサ状に形成さ
れる。
２図に示すような、半絶縁性基板１０、バツフ
アー層１１および動作層１２とからなり、バツ
フアー層１１と動作層１２とはメサ状に形成さ
れる。
この基板上全面に、酸化膜２１（成長温度：
450℃、厚さ1500Å）をCVD法により形成す
る。
450℃、厚さ1500Å）をCVD法により形成す
る。
つぎに第３図に示すように、フオトレジスト
（図示せず）でゲート電極２のパターニングを
行い、酸化膜をサイドエツチが少ないドライエ
ツチング法によりエツチングし、さらにリセス
形成およびVp調整をするために動作層１２を
エツチングし、ゲートメタルであるチタン２２
（厚さ：500Å）とアルミニウム２３（厚さ：
4500Å）を全面蒸着し、その後フオトレジスト
を除去する。
（図示せず）でゲート電極２のパターニングを
行い、酸化膜をサイドエツチが少ないドライエ
ツチング法によりエツチングし、さらにリセス
形成およびVp調整をするために動作層１２を
エツチングし、ゲートメタルであるチタン２２
（厚さ：500Å）とアルミニウム２３（厚さ：
4500Å）を全面蒸着し、その後フオトレジスト
を除去する。
つぎに第４図に示すように、ウエハース全面
にCVD法により酸化膜２４（成長温度：300
℃、厚さ：1500Å）とパツシベーシヨン膜とし
てプラズマCVD法により窒化膜２５（成長温
度：300℃、厚さ：1500Å）を成長する。
にCVD法により酸化膜２４（成長温度：300
℃、厚さ：1500Å）とパツシベーシヨン膜とし
てプラズマCVD法により窒化膜２５（成長温
度：300℃、厚さ：1500Å）を成長する。
つぎに第５図に示すように、オーミツク接触
した、ソース、ドレイン電極３，４（AuGe・
Ni２６）とその上にボンデイングパツドであ
るTi−Pt−Au２７，２８，２９がそれぞれリ
フトオフ法により形成される。
した、ソース、ドレイン電極３，４（AuGe・
Ni２６）とその上にボンデイングパツドであ
るTi−Pt−Au２７，２８，２９がそれぞれリ
フトオフ法により形成される。
ここで示す、ソース・ドレイン電極形成はゲー
ト電極形成直後に行つてもよい。
ト電極形成直後に行つてもよい。
ここで第５図から明らかなように、ゲート電極
の囲りが絶縁膜で覆われ、しかも堀り込み部分全
体が絶縁膜で完全に覆われることにより、パツシ
ベーシヨン効果のある信頼度の高いGaAs FET
を得ることが出来る。
の囲りが絶縁膜で覆われ、しかも堀り込み部分全
体が絶縁膜で完全に覆われることにより、パツシ
ベーシヨン効果のある信頼度の高いGaAs FET
を得ることが出来る。
このようにして製作されたGaAS FETと、第
６図に示す従来のGaAs FETとを比較した場合、
通電試験において、従来のFETでは時間と共に
IDSSが減少するものがあつたが、本発明のFETで
は皆無になつた。
６図に示す従来のGaAs FETとを比較した場合、
通電試験において、従来のFETでは時間と共に
IDSSが減少するものがあつたが、本発明のFETで
は皆無になつた。
第１図は従来のGaAs FETの断面図、第２図
ないし第５図は本発明の一実施例を製造工程順に
示した断面図である。第６図は従来のものと本発
明のGaAs FETにおける通電試験のIDSS変化を示
す。 １０……半絶縁性基板、１１……バツフアー
層、１２……動作層、２１……酸化膜、２２……
Ti、２３……Al、２……ゲート電極、２４……
酸化膜、２５……窒化膜、２６……AuGe・Ni、
２７……Ti、２８……Pt、２９……Au、３……
ソース電極、４……ドレイン電極。
ないし第５図は本発明の一実施例を製造工程順に
示した断面図である。第６図は従来のものと本発
明のGaAs FETにおける通電試験のIDSS変化を示
す。 １０……半絶縁性基板、１１……バツフアー
層、１２……動作層、２１……酸化膜、２２……
Ti、２３……Al、２……ゲート電極、２４……
酸化膜、２５……窒化膜、２６……AuGe・Ni、
２７……Ti、２８……Pt、２９……Au、３……
ソース電極、４……ドレイン電極。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板と、この基板に抵抗性
接触で設けられたソース及びドレイン電極と、前
記半導体基板を堀り込んだ部分に整流性接触で設
けられたゲート電極とを有する電界効果型トラン
ジスタにおいて、前記半導体基板を堀り込んだ部
分に前記ゲート電極を挾んで２つの密閉された空
間を設けるように前記堀り込み部分が、下層に酸
化膜上層に窒化膜を有する絶縁膜でおおわれてい
ることを特徴とする電界効果型トランジスタ。 ２ 前記下層の酸化膜は前記半導体基板を堀り込
んだ部分に露出する前記半導体基板表面及び前記
ゲート電極の表面を覆つて設けられ、前記上層の
窒化膜は前記半導体基板を堀り込んだ部分を密閉
するように設けられていることを特徴とする特許
請求の範囲第１項記載の電界効果型トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP89983A JPS59126676A (ja) | 1983-01-07 | 1983-01-07 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP89983A JPS59126676A (ja) | 1983-01-07 | 1983-01-07 | 電界効果型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59126676A JPS59126676A (ja) | 1984-07-21 |
| JPS6323665B2 true JPS6323665B2 (ja) | 1988-05-17 |
Family
ID=11486527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP89983A Granted JPS59126676A (ja) | 1983-01-07 | 1983-01-07 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59126676A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07120674B2 (ja) * | 1986-06-17 | 1995-12-20 | 日本電気株式会社 | 電界効果形トランジスタ |
| KR920009718B1 (ko) * | 1987-08-10 | 1992-10-22 | 스미도모덴기고오교오 가부시기가이샤 | 화합물반도체장치 및 그 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53135582A (en) * | 1977-04-30 | 1978-11-27 | Fujitsu Ltd | Semiconductor device and its manufacture |
-
1983
- 1983-01-07 JP JP89983A patent/JPS59126676A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53135582A (en) * | 1977-04-30 | 1978-11-27 | Fujitsu Ltd | Semiconductor device and its manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59126676A (ja) | 1984-07-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |