JPH028455B2 - - Google Patents
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- JPH028455B2 JPH028455B2 JP58082073A JP8207383A JPH028455B2 JP H028455 B2 JPH028455 B2 JP H028455B2 JP 58082073 A JP58082073 A JP 58082073A JP 8207383 A JP8207383 A JP 8207383A JP H028455 B2 JPH028455 B2 JP H028455B2
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- Japan
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- source
- gate electrode
- nitride film
- drain electrodes
- forming
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Formation Of Insulating Films (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は電界効果トランジスタ、特に高周波帯
で動作する電界効果トランジスタに関する。
で動作する電界効果トランジスタに関する。
化合物半導体は、その物物理的特徴により、超
高周波素子に多く用いられている。最近、その中
でも−族２元化合物半導体であるGaAsを利
用したた電界効果トランジスタ（以下FETとい
う）の発展は目ざましく、試作段階から量産化へ
と移行しつつあり、さらにはIC化ということも
実現されつつある。そして、さらに高性能でしか
も信頼度の高い超高周波素子を歩留りよく得るこ
とが要求されてている。このような要求の１つ
に、半導体の表面状態を安定化させ、長寿命でし
かも高い動作安定性を得るために、素子表面の保
護（パツシベーシヨン）をよりよくすることが重
要な問題となつている。
高周波素子に多く用いられている。最近、その中
でも−族２元化合物半導体であるGaAsを利
用したた電界効果トランジスタ（以下FETとい
う）の発展は目ざましく、試作段階から量産化へ
と移行しつつあり、さらにはIC化ということも
実現されつつある。そして、さらに高性能でしか
も信頼度の高い超高周波素子を歩留りよく得るこ
とが要求されてている。このような要求の１つ
に、半導体の表面状態を安定化させ、長寿命でし
かも高い動作安定性を得るために、素子表面の保
護（パツシベーシヨン）をよりよくすることが重
要な問題となつている。
従来、GaAsFETのパツシベーシヨン膜として
は、低温（300〜350℃）でCVD法により成長し
た酸化膜（SiO2膜）をチヤンネル層の表面に形
成する構造が一般的に知られている。しかし、こ
のような構造を持つたGaAsFETを解析した結
果、GaAs表面状態に起因すると考えられる次の
現象が生じることがわかつた。１つはドレイン電
流や電力利得が時間と共に変動する、すなわちド
リフト現象である。他の１つは一度飽和出力以上
の過入力状態に設定した後、入力レベルを再度下
げても元の高利得が得られず低下してしまうとい
うマイクロ波入出力特性のヒステリシス現象であ
る。この原因としては、ゲート電極の整流性ある
いはソースおよびドレイン電極の抵抗性を劣化さ
せないために、低温一般には350℃以下で成長さ
せなければならない酸化膜の品質が不安定（ピン
ホール、SiO2にならずSiOxの不安定な組成）な
ことにより、GaAsの表面電荷量の多いしかもそ
の移動が大きい状態が作り出されいるためである
と考えられる。すなわち、従来の酸化膜はパツシ
ベーシヨン膜としては十分な効果を発揮できず、
単単なる機械的な保護膜の役割りしかしていない
ことがわかつた。
は、低温（300〜350℃）でCVD法により成長し
た酸化膜（SiO2膜）をチヤンネル層の表面に形
成する構造が一般的に知られている。しかし、こ
のような構造を持つたGaAsFETを解析した結
果、GaAs表面状態に起因すると考えられる次の
現象が生じることがわかつた。１つはドレイン電
流や電力利得が時間と共に変動する、すなわちド
リフト現象である。他の１つは一度飽和出力以上
の過入力状態に設定した後、入力レベルを再度下
げても元の高利得が得られず低下してしまうとい
うマイクロ波入出力特性のヒステリシス現象であ
る。この原因としては、ゲート電極の整流性ある
いはソースおよびドレイン電極の抵抗性を劣化さ
せないために、低温一般には350℃以下で成長さ
せなければならない酸化膜の品質が不安定（ピン
ホール、SiO2にならずSiOxの不安定な組成）な
ことにより、GaAsの表面電荷量の多いしかもそ
の移動が大きい状態が作り出されいるためである
と考えられる。すなわち、従来の酸化膜はパツシ
ベーシヨン膜としては十分な効果を発揮できず、
単単なる機械的な保護膜の役割りしかしていない
ことがわかつた。
本発明の目的は素子表面保護効果の高い
GaAsFETを提供する事にある。
GaAsFETを提供する事にある。
本発明のGaAsFETによれば、ゲート電極およ
びソース・ドレイン電極形成後に、例えばプラズ
マCVD法により半導体基板全面に窒化膜を成長
し、その後フオトレジストを用い窒化膜をエツチ
ングし、さらに前記フオトレジストを用いたリフ
トオフ法により、ゲート・ソースおよびドレイの
ボンデイングパツドを形成する事により、ゲート
電極と対向するソース・ドレイン電極間の半導体
基板およびゲート電極上、さらにソースおよびド
レイン電極上の一部とに夫々窒化膜が形成される
という構造が得られる。
びソース・ドレイン電極形成後に、例えばプラズ
マCVD法により半導体基板全面に窒化膜を成長
し、その後フオトレジストを用い窒化膜をエツチ
ングし、さらに前記フオトレジストを用いたリフ
トオフ法により、ゲート・ソースおよびドレイの
ボンデイングパツドを形成する事により、ゲート
電極と対向するソース・ドレイン電極間の半導体
基板およびゲート電極上、さらにソースおよびド
レイン電極上の一部とに夫々窒化膜が形成される
という構造が得られる。
従つて本発明によれば、従来のCVD法による
酸化膜に比べ、ピンホールが非常に少なくしかも
組成比（Si：Ｎ＝３：４）が安定したプラズマ
CVD法による窒化膜を用いることと、さらに窒
化膜成長の初期段階でGaAs表面がプラズマ中で
クリーニングされることにより、GaAsの表面電
荷量およびその移動が少ない状態が作られ、前述
のような、ドリフト現象やマイクロ波入出力特性
のヒステリシス現象といつた問題がなくなり、保
護効果の十分なGaAsFETを得ることができる。
酸化膜に比べ、ピンホールが非常に少なくしかも
組成比（Si：Ｎ＝３：４）が安定したプラズマ
CVD法による窒化膜を用いることと、さらに窒
化膜成長の初期段階でGaAs表面がプラズマ中で
クリーニングされることにより、GaAsの表面電
荷量およびその移動が少ない状態が作られ、前述
のような、ドリフト現象やマイクロ波入出力特性
のヒステリシス現象といつた問題がなくなり、保
護効果の十分なGaAsFETを得ることができる。
以下、本発明の一実施例を図面を参照してより
詳細に説明する。
詳細に説明する。
第１図乃至第３図は本発明の一実施例を示す
GaAsFETを製造工程順に示した断面図である。
まず第１図に示すように、半絶縁性基板２０上に
バツフアー層２１と動作層２２とを順に形成し、
バツフアー層２１と動作層２２とに対して素子領
域周辺をメサ状に成形する。そして、この動作層
２２とシヨツトキー障壁を形成すべき金属、例え
ばアルミニウムによるゲート電極２３とオーミツ
ク性接触となる金属、例えばAuGe合金＋Ni層に
よるリースおよびドレイン電極２４，２５を形成
する。尚、これら電極２３，２４および２５はバ
ツフアー層２１上まで延長して形成する。この
後、プラズマCVD法（成長温度；300℃ガス混合
比；SiH4：NH3＝10：１、1Torr）により窒化
膜２６（厚さ；1500Å）を全面に成長する（第２
図）。
GaAsFETを製造工程順に示した断面図である。
まず第１図に示すように、半絶縁性基板２０上に
バツフアー層２１と動作層２２とを順に形成し、
バツフアー層２１と動作層２２とに対して素子領
域周辺をメサ状に成形する。そして、この動作層
２２とシヨツトキー障壁を形成すべき金属、例え
ばアルミニウムによるゲート電極２３とオーミツ
ク性接触となる金属、例えばAuGe合金＋Ni層に
よるリースおよびドレイン電極２４，２５を形成
する。尚、これら電極２３，２４および２５はバ
ツフアー層２１上まで延長して形成する。この
後、プラズマCVD法（成長温度；300℃ガス混合
比；SiH4：NH3＝10：１、1Torr）により窒化
膜２６（厚さ；1500Å）を全面に成長する（第２
図）。
この後、ゲート・ソースおよびドレインパッド
を形成するためにホトレジストを用い窒化膜２６
をエツチングし、その後リフトオフ法によりTi
２７（厚さ：2000Å）とPt２８（厚さ：2000Å）
を形成する。その後Ti２７／Pt２８のパターよ
り一囲り小さいパターンで、リフトオフ法により
Au２９を形成する（第３図）。
を形成するためにホトレジストを用い窒化膜２６
をエツチングし、その後リフトオフ法によりTi
２７（厚さ：2000Å）とPt２８（厚さ：2000Å）
を形成する。その後Ti２７／Pt２８のパターよ
り一囲り小さいパターンで、リフトオフ法により
Au２９を形成する（第３図）。
ここで第３図から明らかなように、本実施例の
GaAsFETによれば、パツシベーシヨン効果の大
きいしかも安定した膜質である窒化膜がゲート電
極を含んだソース・ドレイン電極間およびソー
ス・ドレイン電極の一部にまで形成され、この膜
によつて半導体表面を安定化させることができ
る。このように製作されたGaAsFETと従来の
GaAsFETを比較し場合、前述のドレイン電流の
ドリフト現象（第４図ａ、ｂ）入出力特性におけ
るヒステリシス現象（第５図ａ、ｂ）が皆無にな
つた。なお、第４図、第５図において、ａは従来
例の、ｂは本実施例の特性図である。
GaAsFETによれば、パツシベーシヨン効果の大
きいしかも安定した膜質である窒化膜がゲート電
極を含んだソース・ドレイン電極間およびソー
ス・ドレイン電極の一部にまで形成され、この膜
によつて半導体表面を安定化させることができ
る。このように製作されたGaAsFETと従来の
GaAsFETを比較し場合、前述のドレイン電流の
ドリフト現象（第４図ａ、ｂ）入出力特性におけ
るヒステリシス現象（第５図ａ、ｂ）が皆無にな
つた。なお、第４図、第５図において、ａは従来
例の、ｂは本実施例の特性図である。
第１図〜第３図は本発明の一実施例をその工程
順に示した断面図である。第４図ａ，ｂは従来構
造と本実施例によるGaAsFETのドレイン電流の
経時変化を示す特性図、第５図ａ，ｂは従来構造
と本実施例によるGaAsFETの入出力特性図を
夫々示す。 ２０……半絶縁性基板、２１……バツフアー
層、２２……動作層、２３……ゲート電極
（Al）、２４……ソース電極（AuGe合金＋Pt層）、
２５……ドレイン電極（AuGe合金＋Pt層）、２
６……窒化膜、２７……Ti、２８……Pt、２９
……Au。
順に示した断面図である。第４図ａ，ｂは従来構
造と本実施例によるGaAsFETのドレイン電流の
経時変化を示す特性図、第５図ａ，ｂは従来構造
と本実施例によるGaAsFETの入出力特性図を
夫々示す。 ２０……半絶縁性基板、２１……バツフアー
層、２２……動作層、２３……ゲート電極
（Al）、２４……ソース電極（AuGe合金＋Pt層）、
２５……ドレイン電極（AuGe合金＋Pt層）、２
６……窒化膜、２７……Ti、２８……Pt、２９
……Au。
Claims (1)
- １ 化合物半導体層上にゲート電極を形成する工
程と、該ゲート電極の両側の前記化合物半導体層
上に前記ゲート金属とは離間してソースおよびド
レイン電極を形成する工程と、プラズマCVD法
により全面に窒化膜を形成しその後該窒化膜を選
択的に除去することにより、前記ゲート電極、前
記ゲート電極と前記ソースおよびドレイン電極間
に露出する前記化合物半導体層並びに前記ソース
およびドレイン電極の一部を前記窒化膜で覆う工
程とを有することを特徴とする電界効果トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8207383A JPS59207668A (ja) | 1983-05-11 | 1983-05-11 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8207383A JPS59207668A (ja) | 1983-05-11 | 1983-05-11 | 電界効果トランジスタの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3066858A Division JPH081913B2 (ja) | 1991-03-29 | 1991-03-29 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59207668A JPS59207668A (ja) | 1984-11-24 |
| JPH028455B2 true JPH028455B2 (ja) | 1990-02-23 |
Family
ID=13764297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8207383A Granted JPS59207668A (ja) | 1983-05-11 | 1983-05-11 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207668A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5413752U (ja) * | 1977-06-25 | 1979-01-29 | ||
| JPS57128070A (en) * | 1981-01-30 | 1982-08-09 | Fujitsu Ltd | Field-effect transistor |
-
1983
- 1983-05-11 JP JP8207383A patent/JPS59207668A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5413752U (ja) * | 1977-06-25 | 1979-01-29 | ||
| JPS57128070A (en) * | 1981-01-30 | 1982-08-09 | Fujitsu Ltd | Field-effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59207668A (ja) | 1984-11-24 |
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