JPH081913B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH081913B2 JPH081913B2 JP3066858A JP6685891A JPH081913B2 JP H081913 B2 JPH081913 B2 JP H081913B2 JP 3066858 A JP3066858 A JP 3066858A JP 6685891 A JP6685891 A JP 6685891A JP H081913 B2 JPH081913 B2 JP H081913B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- gate electrode
- effect transistor
- field effect
- nitride film
- Prior art date
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- Expired - Lifetime
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタの
製造方法に関し、特に高周波帯で動作する電界効果トラ
ンジスタの製造方法に関する。
製造方法に関し、特に高周波帯で動作する電界効果トラ
ンジスタの製造方法に関する。
【０００２】
【従来の技術】化合物半導体は、その物理的特徴によ
り、超高周波素子に多く用いられている。最近、その中
でもＩＩＩ−Ｖ族２元化合物半導体であるＧａＡｓを利
用した電界効果トランジスタ（以下ＦＥＴという）の発
展は目ざましく、試作段階から量産化へと移行しつつあ
り、さらにはＩＣ化ということも実現されつつある。そ
して、さらに高性能でしかも信頼度の高い超高周波素子
を歩留りよく得ることが要求されている。このような要
求の１つに、半導体の表面状態を安定化させ、長寿命で
しかも高い動作安定性を得るために、素子表面の保護
（パッシベーション）をよりよくすることが重要な問題
となっている。
り、超高周波素子に多く用いられている。最近、その中
でもＩＩＩ−Ｖ族２元化合物半導体であるＧａＡｓを利
用した電界効果トランジスタ（以下ＦＥＴという）の発
展は目ざましく、試作段階から量産化へと移行しつつあ
り、さらにはＩＣ化ということも実現されつつある。そ
して、さらに高性能でしかも信頼度の高い超高周波素子
を歩留りよく得ることが要求されている。このような要
求の１つに、半導体の表面状態を安定化させ、長寿命で
しかも高い動作安定性を得るために、素子表面の保護
（パッシベーション）をよりよくすることが重要な問題
となっている。
【０００３】
【発明が解決しようとする課題】従来、ＧａＡｓＦＥＴ
のパッシベーション膜としては、低温（３００〜３５０
℃）でＣＶＤ法により成長した酸化膜（ＳｉＯ２膜）を
チャンネル層の表面に形成する構造が一般的に知られて
いる。しかし、このような構造を持ったＧａＡｓＦＥＴ
を解析した結果、ＧａＡｓ表面状態に起因すると考えら
れる次の現象が生じることがわかった。１つはドレイン
電流や電力利得が時間と共に変動する、すなわちドリフ
ト現象である。他の１つは一度飽和出力以上の過入力状
態に設定した後、入力レベルを再度下げても元の高利得
が得られず低下してしまうというマイクロ波入出力特性
のヒステリシス現象である。この原因としては、ゲート
電極の整流性あるいはソースおよびドレイン電極の抵抗
性を劣化させないために、低温一般には３５０℃以下で
成長させなければならない酸化膜の品質が不安定（ピン
ホール、ＳｉＯ２にならずＳｉＯｘの不安定な組成）な
ことにより、ＧａＡｓの表面電荷量の多いしかもその移
動が大きい状態が作り出されているためであると考えら
れる。すなわち、従来の酸化膜はパッシベーション膜と
しては十分な効果を発揮できず、単なる機械的な保護膜
の役割しかしていないことがわかった。
のパッシベーション膜としては、低温（３００〜３５０
℃）でＣＶＤ法により成長した酸化膜（ＳｉＯ２膜）を
チャンネル層の表面に形成する構造が一般的に知られて
いる。しかし、このような構造を持ったＧａＡｓＦＥＴ
を解析した結果、ＧａＡｓ表面状態に起因すると考えら
れる次の現象が生じることがわかった。１つはドレイン
電流や電力利得が時間と共に変動する、すなわちドリフ
ト現象である。他の１つは一度飽和出力以上の過入力状
態に設定した後、入力レベルを再度下げても元の高利得
が得られず低下してしまうというマイクロ波入出力特性
のヒステリシス現象である。この原因としては、ゲート
電極の整流性あるいはソースおよびドレイン電極の抵抗
性を劣化させないために、低温一般には３５０℃以下で
成長させなければならない酸化膜の品質が不安定（ピン
ホール、ＳｉＯ２にならずＳｉＯｘの不安定な組成）な
ことにより、ＧａＡｓの表面電荷量の多いしかもその移
動が大きい状態が作り出されているためであると考えら
れる。すなわち、従来の酸化膜はパッシベーション膜と
しては十分な効果を発揮できず、単なる機械的な保護膜
の役割しかしていないことがわかった。
【０００４】本発明の目的は素子表面保護効果の高いＧ
ａＡｓＦＥＴをより少ない工程数で製造するための電界
効果トランジスタの製造方法を提供する事にある。
ａＡｓＦＥＴをより少ない工程数で製造するための電界
効果トランジスタの製造方法を提供する事にある。
【０００５】
【課題を解決するための手段】本発明によれば、化合物
半導体層上にゲート電極を形成する工程と、該ゲート電
極の両側の前記化合物半導体層上に前記ゲート金属とは
離間してソースおよびドレイン電極を形成する工程と、
その後全面に窒化膜を形成する工程と、その後フォトレ
ジストを用い、前記窒化膜を選択的に除去することによ
り、前記ゲート電極、前記ゲート電極と前記ソースおよ
びドレイン電極間に露出する前記化合物半導体層並びに
前記ソースおよびドレイン電極の一部を前記窒化膜で覆
う工程と、前記フォトレジストを用いてリフトオフ法に
より、前記ゲート、前記ソースおよび前記ドレインのボ
ンディングパッドを形成する工程とを有することを特徴
とする電界効果トランジスタの製造方法が得られる。
半導体層上にゲート電極を形成する工程と、該ゲート電
極の両側の前記化合物半導体層上に前記ゲート金属とは
離間してソースおよびドレイン電極を形成する工程と、
その後全面に窒化膜を形成する工程と、その後フォトレ
ジストを用い、前記窒化膜を選択的に除去することによ
り、前記ゲート電極、前記ゲート電極と前記ソースおよ
びドレイン電極間に露出する前記化合物半導体層並びに
前記ソースおよびドレイン電極の一部を前記窒化膜で覆
う工程と、前記フォトレジストを用いてリフトオフ法に
より、前記ゲート、前記ソースおよび前記ドレインのボ
ンディングパッドを形成する工程とを有することを特徴
とする電界効果トランジスタの製造方法が得られる。
【０００６】
【実施例】以下、本発明の一実施例を図面を参照してよ
り詳細に説明する。
り詳細に説明する。
【０００７】図１は本発明の一実施例を説明するために
ＧａＡｓＦＥＴを製造工程順に示した断面図である。ま
ず図１（Ａ）に示すように，半絶縁性基板２０上にバッ
ファー層２１と動作層２２とを順に形成し、バッファー
層２１と動作層２２とに対して素子領域周辺をメサ状に
形成する。そして、この動作層２２とショットキー障壁
を形成するべき金属、例えばアルミニウムによるゲート
電極２３とオーミック性接触となる金属、例えばＡｕＧ
ｅ合金＋Ｎｉ層によるソースおよびドレイン電極２４，
２５を形成する。尚、これら電極２３，２４および２５
はバッファー層２１上まで延長して形成する。この後、
プラズマＣＶＤ法（成長温度：３００℃ガス混合比；Ｓ
ｉＨ４：ＮＨ３＝１０：１，１Ｔｏｒｒ）により窒化膜
２６（厚さ；１５００オングストローム）を全面に成長
する（図１（Ｂ））。
ＧａＡｓＦＥＴを製造工程順に示した断面図である。ま
ず図１（Ａ）に示すように，半絶縁性基板２０上にバッ
ファー層２１と動作層２２とを順に形成し、バッファー
層２１と動作層２２とに対して素子領域周辺をメサ状に
形成する。そして、この動作層２２とショットキー障壁
を形成するべき金属、例えばアルミニウムによるゲート
電極２３とオーミック性接触となる金属、例えばＡｕＧ
ｅ合金＋Ｎｉ層によるソースおよびドレイン電極２４，
２５を形成する。尚、これら電極２３，２４および２５
はバッファー層２１上まで延長して形成する。この後、
プラズマＣＶＤ法（成長温度：３００℃ガス混合比；Ｓ
ｉＨ４：ＮＨ３＝１０：１，１Ｔｏｒｒ）により窒化膜
２６（厚さ；１５００オングストローム）を全面に成長
する（図１（Ｂ））。
【０００８】この後、ゲート・ソースおよびドレインパ
ッドを形成するためにホトレジストを用い窒化膜２６を
エッチングし、その後この同じホトレジストを用いてリ
フトオフ法によりＴｉ２７（厚さ：２０００オングスト
ローム）とＰｔ２８（厚さ：２０００オンダストロー
ム）を形成する。この後Ｔｉ２７／Ｐｔ２８のパターン
より一囲り小さいパターンで、リフトオフ法によりＡｕ
２９を形成する（図１（Ｃ））。
ッドを形成するためにホトレジストを用い窒化膜２６を
エッチングし、その後この同じホトレジストを用いてリ
フトオフ法によりＴｉ２７（厚さ：２０００オングスト
ローム）とＰｔ２８（厚さ：２０００オンダストロー
ム）を形成する。この後Ｔｉ２７／Ｐｔ２８のパターン
より一囲り小さいパターンで、リフトオフ法によりＡｕ
２９を形成する（図１（Ｃ））。
【０００９】ここで図１（Ｃ）から明らかなように、本
実施例の電界効果トランジスタの製造方法によれば、パ
ッシベーション効果の大きいしかも安定した膜質である
窒化膜がゲート電極を含んだソース・ドレイン電極間お
よびソース・ドレイン電極の一部にまで形成され、この
膜によって半導体表面を安定化させることができる。
実施例の電界効果トランジスタの製造方法によれば、パ
ッシベーション効果の大きいしかも安定した膜質である
窒化膜がゲート電極を含んだソース・ドレイン電極間お
よびソース・ドレイン電極の一部にまで形成され、この
膜によって半導体表面を安定化させることができる。
【００１０】このように製作されたＧａＡｓＦＥＴと従
来のＧａＡｓＦＥＴを比較した場合、前述のドレイン電
流のドリフト現象（図（２）（Ａ），（Ｂ））や入出力
特性におけるヒステリシス現象（図（３）（Ａ），
（Ｂ））が皆無になった。なお、図２，図３において、
（Ａ）は従来例によって製造されたＧａＡｓＦＥＴの、
（Ｂ）は本実施例によって製造されたＧａＡｓＦＥＴの
特性図である。
来のＧａＡｓＦＥＴを比較した場合、前述のドレイン電
流のドリフト現象（図（２）（Ａ），（Ｂ））や入出力
特性におけるヒステリシス現象（図（３）（Ａ），
（Ｂ））が皆無になった。なお、図２，図３において、
（Ａ）は従来例によって製造されたＧａＡｓＦＥＴの、
（Ｂ）は本実施例によって製造されたＧａＡｓＦＥＴの
特性図である。
【００１１】
【発明の効果】本発明においては、窒化膜を選択的に除
去するために用いたフォトレジストとと同じフォトレジ
ストを用いてリフトオフ法によりゲート，ソースおよび
ドレインのボンディングパッドを形成しているから従来
のＣＶＤ法による酸化膜に比べ、ピンホールが非常に少
なくしかも組成比（Ｓｉ：Ｎ＝３：４）が安定したプラ
ズマＣＶＤ法による窒化膜を用いることと、さらに窒化
膜成長の初期段階でＧａＡｓ表面がブラズマ中でクリー
ニングされることにより、ＧａＡｓの表面電荷量および
その移動が少ない状態が作られ、前述のような、ドリフ
ト現象やマイクロ波入出力特性のヒステリシス現象とい
った問題がなくなり、保護効果な十分のＧａＡｓＦＥＴ
をより少ない工程数で得る事ができる。
去するために用いたフォトレジストとと同じフォトレジ
ストを用いてリフトオフ法によりゲート，ソースおよび
ドレインのボンディングパッドを形成しているから従来
のＣＶＤ法による酸化膜に比べ、ピンホールが非常に少
なくしかも組成比（Ｓｉ：Ｎ＝３：４）が安定したプラ
ズマＣＶＤ法による窒化膜を用いることと、さらに窒化
膜成長の初期段階でＧａＡｓ表面がブラズマ中でクリー
ニングされることにより、ＧａＡｓの表面電荷量および
その移動が少ない状態が作られ、前述のような、ドリフ
ト現象やマイクロ波入出力特性のヒステリシス現象とい
った問題がなくなり、保護効果な十分のＧａＡｓＦＥＴ
をより少ない工程数で得る事ができる。
【図１】本発明の一実施例をその工程順に示した断面図
【図２】従来構造と本実施例によるＧａＡｓＦＥＴのド
レイン電流の経時変化を示す特性図
レイン電流の経時変化を示す特性図
【図３】従来構造と本実施例によるＧａＡｓＦＥＴの入
出力特性図
出力特性図
２０ 半絶縁性基板 ２１ バッファー層 ２２ 動作層 ２３ ゲート電極（Ａｌ） ２４ ソース電極（ＡｕＧｅ合金＋Ｐｔ層） ２５ ドレイン電極（ＡｕＧｅ合金＋Ｐｔ層） ２６ 窒化膜 ２７ Ｔｉ ２８ Ｐｔ ２９ Ａｕ
Claims (1)
- 【請求項１】 化合物半導体層上にゲート電極を形成す
る工程と、該ゲート電極の両側の前記化合物半導体層上
に前記ゲート金属とは離間してソースおよびドレイン電
極を形成する工程と、その後全面に窒化膜を形成する工
程と、その後フォトレジストを用い、前記窒化膜を選択
的に除去することにより、前記ゲート電極、前記ゲート
電極と前記ソースおよびドレイン電極間に露出する前記
化合物半導体層並びに前記ソースおよびドレイン電極の
一部を前記窒化膜で覆う工程と、前記フォトレジストを
用いてリフトオフ法により、前記ゲート、前記ソースお
よび前記ドレインのボンディングパッドを形成する工程
とを有することを特徴とする電界効果トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066858A JPH081913B2 (ja) | 1991-03-29 | 1991-03-29 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066858A JPH081913B2 (ja) | 1991-03-29 | 1991-03-29 | 電界効果トランジスタの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8207383A Division JPS59207668A (ja) | 1983-05-11 | 1983-05-11 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04211136A JPH04211136A (ja) | 1992-08-03 |
| JPH081913B2 true JPH081913B2 (ja) | 1996-01-10 |
Family
ID=13327974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3066858A Expired - Lifetime JPH081913B2 (ja) | 1991-03-29 | 1991-03-29 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081913B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53104183A (en) * | 1977-02-23 | 1978-09-11 | Nec Corp | Junction gate-type field effect transistor |
| JPS57128070A (en) * | 1981-01-30 | 1982-08-09 | Fujitsu Ltd | Field-effect transistor |
| JPS57198664A (en) * | 1981-06-01 | 1982-12-06 | Nec Corp | Semiconductor device |
-
1991
- 1991-03-29 JP JP3066858A patent/JPH081913B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04211136A (ja) | 1992-08-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970826 |