JP3093495B2 - ３−５族化合物半導体電界効果トランジスタ - Google Patents
３−５族化合物半導体電界効果トランジスタInfo
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Description
【０００１】
【産業上の利用分野】本発明は耐熱性金属からなるショ
ットキ障壁ゲート電極を用いた３−５族化合物半導体電
界効果トランジスタに関するものである。
ットキ障壁ゲート電極を用いた３−５族化合物半導体電
界効果トランジスタに関するものである。
【０００２】
【従来の技術】ＧａＡｓＭＥＳＦＥＴの高性能化、高信
頼性化の要請に応えて、ゲート電極金属が従来のアルミ
ニウムに代ってＷＳｉ（タングステンシリサイド）をは
じめとする耐熱性・耐薬品性金属（またはその合金）が
用いられるようになってきた。特にＷＳｉはＣＦ4 やＳ
Ｆ6 などのガスを用いて異方性エッチングできるので微
細加工に適している。
頼性化の要請に応えて、ゲート電極金属が従来のアルミ
ニウムに代ってＷＳｉ（タングステンシリサイド）をは
じめとする耐熱性・耐薬品性金属（またはその合金）が
用いられるようになってきた。特にＷＳｉはＣＦ4 やＳ
Ｆ6 などのガスを用いて異方性エッチングできるので微
細加工に適している。
【０００３】従来のＧａＡｓＭＥＳＦＥＴの製造方法に
ついて、図５（ａ）〜（ｅ）を参照して説明する。
ついて、図５（ａ）〜（ｅ）を参照して説明する。
【０００４】はじめに図５（ａ）に示すように、半絶縁
性ＧａＡｓ基板１にＭＢＥ（分子線エピタキシャル成
長）法により、ノンドープＧａＡｓバッファ層２、Ｎ型
ＧａＡｓチャネル層３およびＮ+ 型ＧａＡｓオーミック
層５を順次成長する。
性ＧａＡｓ基板１にＭＢＥ（分子線エピタキシャル成
長）法により、ノンドープＧａＡｓバッファ層２、Ｎ型
ＧａＡｓチャネル層３およびＮ+ 型ＧａＡｓオーミック
層５を順次成長する。
【０００５】つぎに図５（ｂ）に示すように、レジスト
（図示せず）をマスクとしてゲート予定領域のＮ+ 型Ｇ
ａＡｓオーミック層５をエッチングしてリセスを形成し
たのちレジストを除去する。
（図示せず）をマスクとしてゲート予定領域のＮ+ 型Ｇ
ａＡｓオーミック層５をエッチングしてリセスを形成し
たのちレジストを除去する。
【０００６】つぎに図５（ｃ）に示すように、酸化シリ
コン膜６を堆積してからレジスト（図示せず）をマスク
としてＲＩＥ（反応性イオンエッチング）によりリセス
上の酸化シリコン膜６をエッチングしたのちレジストを
除去する。
コン膜６を堆積してからレジスト（図示せず）をマスク
としてＲＩＥ（反応性イオンエッチング）によりリセス
上の酸化シリコン膜６をエッチングしたのちレジストを
除去する。
【０００７】つぎに図５（ｄ）に示すように、４００〜
５００℃のアルゴンガス雰囲気でＲＩＥによる表面損傷
をアニール（回復）する。つぎにショットキ障壁を形成
するための耐熱性金属の合金として厚さ１００ｎｍのタ
ングステンシリサイド７を堆積する。
５００℃のアルゴンガス雰囲気でＲＩＥによる表面損傷
をアニール（回復）する。つぎにショットキ障壁を形成
するための耐熱性金属の合金として厚さ１００ｎｍのタ
ングステンシリサイド７を堆積する。
【０００８】つぎに図５（ｅ）に示すように、レジスト
（図示せず）をマスクとして金めっきにより厚い金１０
を形成したのちレジストを除去する。つぎに金１０をマ
スクとしてＲＩＥによりタングステンシリサイド７をエ
ッチングしたのち、酸化シリコン膜６をエッチングす
る。つぎにレジスト（図示せず）をマスクとしてＡｕ−
Ｇｅ／Ｎｉ（金−ゲルマニウム／Ｎｉ）を蒸着したのち
レジストと共に不要のＡｕ−Ｇｅ／Ｎｉを除去して、Ａ
ｕ−Ｇｅ／Ｎｉからなるソース電極８およびドレイン電
極９を形成する（リフトオフ法）。最後に熱処理によっ
てＡｕ−Ｇｅ／Ｎｉをアロイして素子部が完成する。
（図示せず）をマスクとして金めっきにより厚い金１０
を形成したのちレジストを除去する。つぎに金１０をマ
スクとしてＲＩＥによりタングステンシリサイド７をエ
ッチングしたのち、酸化シリコン膜６をエッチングす
る。つぎにレジスト（図示せず）をマスクとしてＡｕ−
Ｇｅ／Ｎｉ（金−ゲルマニウム／Ｎｉ）を蒸着したのち
レジストと共に不要のＡｕ−Ｇｅ／Ｎｉを除去して、Ａ
ｕ−Ｇｅ／Ｎｉからなるソース電極８およびドレイン電
極９を形成する（リフトオフ法）。最後に熱処理によっ
てＡｕ−Ｇｅ／Ｎｉをアロイして素子部が完成する。
【０００９】
【発明が解決しようとする課題】ＧａＡｓＭＥＳＦＥＴ
の製造工程において、ＲＩＥ（反応性イオンエッチン
グ）によって表面損傷が誘起される。表面損傷をアニー
ルするため３００〜５００℃のアルゴン雰囲気で熱処理
するが、完全に回復することはできない。
の製造工程において、ＲＩＥ（反応性イオンエッチン
グ）によって表面損傷が誘起される。表面損傷をアニー
ルするため３００〜５００℃のアルゴン雰囲気で熱処理
するが、完全に回復することはできない。
【００１０】また酸化シリコン膜をエッチングしてゲー
トを開口したのち、スパッタ法により耐熱性金属（また
はその合金）を堆積するときにも表面損傷が誘起され
る。
トを開口したのち、スパッタ法により耐熱性金属（また
はその合金）を堆積するときにも表面損傷が誘起され
る。
【００１１】この表面損傷によって高出力ＧａＡｓＭＥ
ＳＦＥＴにおいて動作点のドレイン電流Ｉdsが増大す
る。そのためＲＦ入力待ち状態での消費電力が増大する
という問題がある。
ＳＦＥＴにおいて動作点のドレイン電流Ｉdsが増大す
る。そのためＲＦ入力待ち状態での消費電力が増大する
という問題がある。
【００１２】
【課題を解決するための手段】本発明の３−５族化合物
半導体電界効果トランジスタは、反応性イオンエッチン
グによりマスクに開けた開口部にゲート電極を形成する
３−５族化合物半導体電界効果トランジスタにおいて、
半導体基板の一主面に形成されたチャネル層の上に、イ
ンジウムがドープされた厚さ１５〜１００ｎｍの３−５
族化合物半導体層を積層し、そこに設けたリセスを介し
て、耐熱性金属からなるゲート電極が形成されたもので
ある。
半導体電界効果トランジスタは、反応性イオンエッチン
グによりマスクに開けた開口部にゲート電極を形成する
３−５族化合物半導体電界効果トランジスタにおいて、
半導体基板の一主面に形成されたチャネル層の上に、イ
ンジウムがドープされた厚さ１５〜１００ｎｍの３−５
族化合物半導体層を積層し、そこに設けたリセスを介し
て、耐熱性金属からなるゲート電極が形成されたもので
ある。
【００１３】
【実施例】本発明の一実施例について、図１を参照して
工程順に説明する。
工程順に説明する。
【００１４】半絶縁性ＧａＡｓ基板１にＭＢＥ法によ
り、ノンドープＧａＡｓバッファ層２、Ｎ型ＧａＡｓチ
ャネル層３、インジウムが１×１０19〜１×１０21ｃｍ
-3ドープされた厚さ１５〜１００ｎｍのＧａＡｓ層４お
よびＮ+ 型ＧａＡｓオーミック層５が順次成長されてい
る。
り、ノンドープＧａＡｓバッファ層２、Ｎ型ＧａＡｓチ
ャネル層３、インジウムが１×１０19〜１×１０21ｃｍ
-3ドープされた厚さ１５〜１００ｎｍのＧａＡｓ層４お
よびＮ+ 型ＧａＡｓオーミック層５が順次成長されてい
る。
【００１５】そのあと図５（ｂ）〜（ｅ）に示す従来例
と同様の工程を経て図１の断面図に示すＧａＡｓＭＥＳ
ＦＥＴを形成した。
と同様の工程を経て図１の断面図に示すＧａＡｓＭＥＳ
ＦＥＴを形成した。
【００１６】このようにして作成した高出力ＧａＡｓＭ
ＥＳＦＥＴの特性を図４（ａ）および（ｂ）に、従来例
の特性を図４（ｃ）および（ｄ）に示す。本実施例では
従来例に比べて入力電流に対する出力電力および出力電
流の履歴特性が大幅に改善されて振れが小さくなったこ
とがわかる。
ＥＳＦＥＴの特性を図４（ａ）および（ｂ）に、従来例
の特性を図４（ｃ）および（ｄ）に示す。本実施例では
従来例に比べて入力電流に対する出力電力および出力電
流の履歴特性が大幅に改善されて振れが小さくなったこ
とがわかる。
【００１７】つぎにインジウムドープ層の厚さを１０〜
１００ｎｍの範囲で変化させて作成したＧａＡｓＭＥＳ
ＦＥＴのドレイン電流変動率ΔＩds／Ｉdsを図２に示
す。
１００ｎｍの範囲で変化させて作成したＧａＡｓＭＥＳ
ＦＥＴのドレイン電流変動率ΔＩds／Ｉdsを図２に示
す。
【００１８】ここで初期のＩdsと、飽和出力動作をさせ
て不可逆変化したあとのＩdsとの差をΔＩdsとする。
て不可逆変化したあとのＩdsとの差をΔＩdsとする。
【００１９】厚さ１５ｎｍ以上でインジウムドープ層の
効果が現われることがわかる。インジウム濃度はＬＥＣ
法によるＧａＡｓ結晶成長に用いられている１×１０19
〜１×１０21ｃｍ-3に設定した。
効果が現われることがわかる。インジウム濃度はＬＥＣ
法によるＧａＡｓ結晶成長に用いられている１×１０19
〜１×１０21ｃｍ-3に設定した。
【００２０】また、図３にＩｎドープＧａＡｓの厚さと
ｇm との関係を示す。ＩｎドープＧａＡｓの厚さが１０
０ｎｍを超えるとｇm が低下し始めることがわかる。
ｇm との関係を示す。ＩｎドープＧａＡｓの厚さが１０
０ｎｍを超えるとｇm が低下し始めることがわかる。
【００２１】ＧａＡｓにインジウムをドープして結晶硬
化させることにより、ＲＩＥ法で酸化シリコン膜をエッ
チングする工程において発生する結晶欠陥密度を著しく
低減することができる。結晶欠陥に起因するＩdsの変動
を回避することができた。
化させることにより、ＲＩＥ法で酸化シリコン膜をエッ
チングする工程において発生する結晶欠陥密度を著しく
低減することができる。結晶欠陥に起因するＩdsの変動
を回避することができた。
【００２２】本実施例ではショットキ障壁を形成するゲ
ート電極としてタングステンシリサイドを用いたが、こ
のタングステンシリサイドの代りに窒化タングステンを
用いることもできる。
ート電極としてタングステンシリサイドを用いたが、こ
のタングステンシリサイドの代りに窒化タングステンを
用いることもできる。
【００２３】半導体層もＧａＡｓに限定されることな
く、ＧａＡｌＡｓ層などと組み合せたヘテロ接合や、さ
らにＩｎＰ基板を用いた化合物半導体電界効果トランジ
スタに適用しても同様の効果を得ることができる。
く、ＧａＡｌＡｓ層などと組み合せたヘテロ接合や、さ
らにＩｎＰ基板を用いた化合物半導体電界効果トランジ
スタに適用しても同様の効果を得ることができる。
【００２４】
【発明の効果】チャネル層とゲート電極との間にインジ
ウムドープ層を挿入することにより、高周波測定時のＩ
ds変動のない動作特性の安定したマイクロ波用電界効果
トランジスタを得ることができる。
ウムドープ層を挿入することにより、高周波測定時のＩ
ds変動のない動作特性の安定したマイクロ波用電界効果
トランジスタを得ることができる。
【図１】本発明の一実施例を示す断面図である。
【図２】インジウムドープＧａＡｓ層の厚さに対する出
力電流の関係を示すグラフである。
力電流の関係を示すグラフである。
【図３】インジウムドープＧａＡｓ層の厚さとｇm との
関係を示すグラフである。
関係を示すグラフである。
【図４】（ａ）は本発明の一実施例のＧａＡｓＭＥＳＦ
ＥＴの入力電力に対する出力電力の関係を示すグラフで
ある。（ｂ）は本発明の一実施例のＧａＡｓＭＥＳＦＥ
Ｔの入力電力に対する出力電流の関係を示すグラフであ
る。（ｃ）は従来のＧａＡｓＭＥＳＦＥＴの入力電力に
対する出力電力の関係を示すグラフである。（ｄ）は従
来のＧａＡｓＭＥＳＦＥＴの入力電力に対する出力電流
の関係を示すグラフである。
ＥＴの入力電力に対する出力電力の関係を示すグラフで
ある。（ｂ）は本発明の一実施例のＧａＡｓＭＥＳＦＥ
Ｔの入力電力に対する出力電流の関係を示すグラフであ
る。（ｃ）は従来のＧａＡｓＭＥＳＦＥＴの入力電力に
対する出力電力の関係を示すグラフである。（ｄ）は従
来のＧａＡｓＭＥＳＦＥＴの入力電力に対する出力電流
の関係を示すグラフである。
【図５】従来のＧａＡｓＭＥＳＦＥＴを工程順に示す断
面図である。
面図である。
１ 半絶縁性ＧａＡｓ基板 ２ ノンドープＧａＡｓバッファ層 ３ Ｎ型ＧａＡｓチャネル層 ４ ＩｎドープＧａＡｓ層 ５ Ｎ+ 型ＧａＡｓオーミック層 ６ 酸化シリコン膜 ７ タングステンシリサイド ８ ソース電極 ９ ドレイン電極 １０ 金
Claims (1)
- 【請求項１】 反応性イオンエッチングによりマスクに
開けた開口部にゲート電極を形成する３−５族化合物半
導体電界効果トランジスタにおいて、半導体基板の一主
面に形成されたチャネル層の上に、インジウムがドープ
された厚さ１５〜１００ｎｍの３−５族化合物半導体層
を積層し、そこに設けたリセスを介して、耐熱性金属か
らなるゲート電極が形成された３−５族化合物半導体電
界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04317006A JP3093495B2 (ja) | 1992-11-26 | 1992-11-26 | ３−５族化合物半導体電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04317006A JP3093495B2 (ja) | 1992-11-26 | 1992-11-26 | ３−５族化合物半導体電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163605A JPH06163605A (ja) | 1994-06-10 |
| JP3093495B2 true JP3093495B2 (ja) | 2000-10-03 |
Family
ID=18083364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04317006A Expired - Fee Related JP3093495B2 (ja) | 1992-11-26 | 1992-11-26 | ３−５族化合物半導体電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3093495B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4308277B2 (ja) | 2007-02-07 | 2009-08-05 | ユーディナデバイス株式会社 | 電界効果トランジスタの製造方法 |
-
1992
- 1992-11-26 JP JP04317006A patent/JP3093495B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06163605A (ja) | 1994-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990608 |
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