JP2001102565A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 本発明の目的は、窒化ガリウム系材料を用い
た電界効果トランジスタの製造方法を簡略化することで
ある。 【解決手段】 窒化ガリウム系半導体層と、前記窒化ガ
リウム系半導体層とショットキー接合しているショット
キー電極１８と、前記窒化ガリウム系半導体層に選択的
に形成され、結晶欠陥を有する結晶欠陥層２５と、前記
結晶欠陥層を介して、前記窒化ガリウム系半導体層とオ
ーミック接合しているオーミック電極１６，１７を有
し、前記ショットキー電極と前記オーミック電極は同一
の金属であることを特徴とする半導体装置。
た電界効果トランジスタの製造方法を簡略化することで
ある。 【解決手段】 窒化ガリウム系半導体層と、前記窒化ガ
リウム系半導体層とショットキー接合しているショット
キー電極１８と、前記窒化ガリウム系半導体層に選択的
に形成され、結晶欠陥を有する結晶欠陥層２５と、前記
結晶欠陥層を介して、前記窒化ガリウム系半導体層とオ
ーミック接合しているオーミック電極１６，１７を有
し、前記ショットキー電極と前記オーミック電極は同一
の金属であることを特徴とする半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タの電極に関し、特に、窒化ガリウム系半導体を材料とし
て用いた電界効果トランジスタの電極に関する。
タの電極に関し、特に、窒化ガリウム系半導体を材料とし
て用いた電界効果トランジスタの電極に関する。
【０００２】
【従来の技術】窒化ガリウム系材料を用いた電界効果ト
ランジスタは、高出力かつ高周波で動作する素子として
期待され、ＭＥＳＦＥＴ，ＭＩＳＦＥＴ，ＨＥＭＴなど
が提案されている（特開平１０−２６１６１４）。窒化
ガリウム系半導体材料は、そのバンドギャップの大きさ
から砒化ガリウム系材料で用いている電極材料とは異な
る構造が要求される。一般に窒化ガリウム系半導体材料
で用いられるオーミック電極材料、例えば、Ｔｉ（下
層）／Ａｌ（上層）の積層構造では、窒化ガリウム系半
導体とオーミックコンタクトを形成する為に、９００℃
という高温のアニール処理を行い、ＴｉＡｌ合金を形成
している(Z. Fan et. al, Appl. Phys. Lett. Vol.68,
No.12, p.1672, 1996)。しかし、高温アニール工程の再
現および信頼性の低さも含め、高温プロセスが他の工程
に影響を与える事も十分考えられ、高温アニール工程の
必要がないオーミック電極の構造および工程の改善が求
められている。
ランジスタは、高出力かつ高周波で動作する素子として
期待され、ＭＥＳＦＥＴ，ＭＩＳＦＥＴ，ＨＥＭＴなど
が提案されている（特開平１０−２６１６１４）。窒化
ガリウム系半導体材料は、そのバンドギャップの大きさ
から砒化ガリウム系材料で用いている電極材料とは異な
る構造が要求される。一般に窒化ガリウム系半導体材料
で用いられるオーミック電極材料、例えば、Ｔｉ（下
層）／Ａｌ（上層）の積層構造では、窒化ガリウム系半
導体とオーミックコンタクトを形成する為に、９００℃
という高温のアニール処理を行い、ＴｉＡｌ合金を形成
している(Z. Fan et. al, Appl. Phys. Lett. Vol.68,
No.12, p.1672, 1996)。しかし、高温アニール工程の再
現および信頼性の低さも含め、高温プロセスが他の工程
に影響を与える事も十分考えられ、高温アニール工程の
必要がないオーミック電極の構造および工程の改善が求
められている。
【０００３】
【発明が解決しようとする課題】本発明の目的は，窒化
ガリウム系材料を用いた電界効果トランジスタの製造方
法を簡略化することである。
ガリウム系材料を用いた電界効果トランジスタの製造方
法を簡略化することである。
【０００４】
【課題を解決するための手段】本願第１の発明は、窒化
ガリウム系半導体層と、前記窒化ガリウム系半導体層と
ショットキー接合しているショットキー電極と、前記窒
化ガリウム系半導体層に選択的に形成され、結晶欠陥を
有する結晶欠陥層と、前記結晶欠陥層を介して、前記窒
化ガリウム系半導体層とオーミック接合しているオーミ
ック電極を有し、前記ショットキー電極と前記オーミッ
ク電極は同一の金属であることを特徴とする半導体装置
である。
ガリウム系半導体層と、前記窒化ガリウム系半導体層と
ショットキー接合しているショットキー電極と、前記窒
化ガリウム系半導体層に選択的に形成され、結晶欠陥を
有する結晶欠陥層と、前記結晶欠陥層を介して、前記窒
化ガリウム系半導体層とオーミック接合しているオーミ
ック電極を有し、前記ショットキー電極と前記オーミッ
ク電極は同一の金属であることを特徴とする半導体装置
である。
【０００５】本願第２の発明は、前記結晶欠陥層には前
記金属が混入していることを特徴とする本願第１の発明
に記載の半導体装置である。
記金属が混入していることを特徴とする本願第１の発明
に記載の半導体装置である。
【０００６】本願第３の発明は、前記金属がニッケルで
あることを特徴とする本願第１の発明に記載の半導体装
置である。
あることを特徴とする本願第１の発明に記載の半導体装
置である。
【０００７】本願第４の発明は、窒化ガリウム系半導体
層に結晶欠陥を有する結晶欠陥層を選択的に形成する結
晶欠陥層形成工程と、前記窒化ガリウム系半導体層に所
望の金属を接触させる第１接触工程と、前記結晶欠陥層
に前記金属と同じ金属を接触させる第２接触工程を備え
ることを特徴とする半導体装置の製造方法である。
層に結晶欠陥を有する結晶欠陥層を選択的に形成する結
晶欠陥層形成工程と、前記窒化ガリウム系半導体層に所
望の金属を接触させる第１接触工程と、前記結晶欠陥層
に前記金属と同じ金属を接触させる第２接触工程を備え
ることを特徴とする半導体装置の製造方法である。
【０００８】本願第５の発明は、前記第１及び第２接触
工程を同時に行うことを特徴とする本願第４の発明に記
載の半導体装置の製造方法である。
工程を同時に行うことを特徴とする本願第４の発明に記
載の半導体装置の製造方法である。
【０００９】本願第６の発明は、前記結晶欠陥層形成工
程とは、前記窒化ガリウム系半導体層にドライエッチン
グをすることにより、結晶欠陥を有する結晶欠陥層を形
成することを特徴とする本願第４の発明に記載の半導体
装置の製造方法である。
程とは、前記窒化ガリウム系半導体層にドライエッチン
グをすることにより、結晶欠陥を有する結晶欠陥層を形
成することを特徴とする本願第４の発明に記載の半導体
装置の製造方法である。
【００１０】本願第７の発明は、前記第１及び第２接触
工程後に、前記窒化ガリウム系半導体層を２５０℃以上
３５０℃以下の温度でアニールする工程を備えることを
特徴とする本願第４の発明に記載の半導体装置の製造方
法である。
工程後に、前記窒化ガリウム系半導体層を２５０℃以上
３５０℃以下の温度でアニールする工程を備えることを
特徴とする本願第４の発明に記載の半導体装置の製造方
法である。
【００１１】本発明によれば、オーミック電極を形成す
る窒化ガリウム系オーミックコンタクト層表面のみに塩
素系ガスとアルゴン等の不活性ガスを用いたドライエッ
チング処理を行い、オーミック電極とショットキーゲー
ト電極を同時に、同一の金属膜あるいは金属の多層膜構
造で形成する事で、プロセスを簡略化し再現性に優れた
電界効果トランジスタを作製することができる。
る窒化ガリウム系オーミックコンタクト層表面のみに塩
素系ガスとアルゴン等の不活性ガスを用いたドライエッ
チング処理を行い、オーミック電極とショットキーゲー
ト電極を同時に、同一の金属膜あるいは金属の多層膜構
造で形成する事で、プロセスを簡略化し再現性に優れた
電界効果トランジスタを作製することができる。
【００１２】
【発明の実施の形態】本発明は、オーミック電極とショ
ットキー電極を同時に、かつ同一の金属によって形成す
る窒化ガリウム系電界効果トランジスタに関する。オー
ミック電極と接触する半導体表面のみを塩素系ガスおよ
びアルゴン等の不活性ガスを用いたドライエッチング処
理を行い、予めオーミック電極材料を蒸着させる半導体
表面の自然酸化膜、吸着物質（例えば，カーボン
（Ｃ））及び吸着分子を除去し、かつドライエッチング
工程において生成する結晶欠陥があることにより電極材
料の金属と半導体表面の界面反応が促進される事で、シ
ョットキー電極として用いる金属と同一の材料を用いて
オーミック電極を形成する。この特徴により、工程の短
縮が可能となり、しかも、通常別々に行われるオーミッ
ク電極プロセスとゲート電極形成プロセスを同時に行う
ので、プロセス・ミス発生の確率を減らすことができ、
再現性に優れた窒化ガリウム系電界効果トランジスタの
製造が可能となる。
ットキー電極を同時に、かつ同一の金属によって形成す
る窒化ガリウム系電界効果トランジスタに関する。オー
ミック電極と接触する半導体表面のみを塩素系ガスおよ
びアルゴン等の不活性ガスを用いたドライエッチング処
理を行い、予めオーミック電極材料を蒸着させる半導体
表面の自然酸化膜、吸着物質（例えば，カーボン
（Ｃ））及び吸着分子を除去し、かつドライエッチング
工程において生成する結晶欠陥があることにより電極材
料の金属と半導体表面の界面反応が促進される事で、シ
ョットキー電極として用いる金属と同一の材料を用いて
オーミック電極を形成する。この特徴により、工程の短
縮が可能となり、しかも、通常別々に行われるオーミッ
ク電極プロセスとゲート電極形成プロセスを同時に行う
ので、プロセス・ミス発生の確率を減らすことができ、
再現性に優れた窒化ガリウム系電界効果トランジスタの
製造が可能となる。
【００１３】図１〜１１は、本発明の実施形態に係る電
界効果トランジスタ（ＦＥＴ）の製造方法を示す概略工
程図である。
界効果トランジスタ（ＦＥＴ）の製造方法を示す概略工
程図である。
【００１４】まず、図１に示すように、ＭＢＥ（分子線
エピタキシャル）装置あるいはＭＯＣＶＤ（有機金属気
相成長）装置等をもちいて、サファイア基板１上にｉ−
ＧａＮバッファ層２、ｉ−ＧａＮチャネル層３、ｉ−Ａ
ｌｘＧａ１−ｘＮスペーサ層４（０＜ｘ＜０．５）、ｎ
−ＡｌｘＧａ１−ｘＮ電子供給層５（０＜ｘ＜０．
５）、ｉ−ＡｌｘＧａ１−ｘＮショットキーコンタクト
層６（０＜ｘ＜０．５）を順に成長させる。
エピタキシャル）装置あるいはＭＯＣＶＤ（有機金属気
相成長）装置等をもちいて、サファイア基板１上にｉ−
ＧａＮバッファ層２、ｉ−ＧａＮチャネル層３、ｉ−Ａ
ｌｘＧａ１−ｘＮスペーサ層４（０＜ｘ＜０．５）、ｎ
−ＡｌｘＧａ１−ｘＮ電子供給層５（０＜ｘ＜０．
５）、ｉ−ＡｌｘＧａ１−ｘＮショットキーコンタクト
層６（０＜ｘ＜０．５）を順に成長させる。
【００１５】次に、図２，３に示すように、基板全面に
熱ＣＶＤ法等でＳｉＯ２膜７を堆積させた後、ＰＥＰ
（Photo Engraving Process）工程を経てレジスト８を
用いて弗化アンモニウム等でウェットエッチングを行
い、ＦＥＴ作製領域上のＳｉＯ ２マスク７を形成する。
続いて、レジスト７をアセトン等で除去した後、塩素系
ガスおよびアルゴン等の不活性ガスを用いた例えばＥＣ
Ｒ（Electron CyclotronResonance）−ＲＩＥ（Reactiv
e Ion Etching ；反応性イオンエッチング）により素子
分離を行う（図３の矢印９）。
熱ＣＶＤ法等でＳｉＯ２膜７を堆積させた後、ＰＥＰ
（Photo Engraving Process）工程を経てレジスト８を
用いて弗化アンモニウム等でウェットエッチングを行
い、ＦＥＴ作製領域上のＳｉＯ ２マスク７を形成する。
続いて、レジスト７をアセトン等で除去した後、塩素系
ガスおよびアルゴン等の不活性ガスを用いた例えばＥＣ
Ｒ（Electron CyclotronResonance）−ＲＩＥ（Reactiv
e Ion Etching ；反応性イオンエッチング）により素子
分離を行う（図３の矢印９）。
【００１６】次に、素子分離工程でマスクとして用いた
ＳｉＯ２膜７を弗化アンモニウム等で除去し、図４に示
すように、基板全面に熱ＣＶＤ法等でＳｉＯ２膜１０を
堆積させた後、ＰＥＰ工程を経てレジスト１１をマスク
として、図５に示すように、弗化アンモニウム等でオー
ミック電極形成領域上のＳｉＯ２膜を除去しｉ−Ａｌｘ
Ｇａ１−ｘＮショットキーコンタクト層６を開口し、ド
ライエッチング用のＳｉＯ２マスク１０ａを形成する。
ＳｉＯ２膜７を弗化アンモニウム等で除去し、図４に示
すように、基板全面に熱ＣＶＤ法等でＳｉＯ２膜１０を
堆積させた後、ＰＥＰ工程を経てレジスト１１をマスク
として、図５に示すように、弗化アンモニウム等でオー
ミック電極形成領域上のＳｉＯ２膜を除去しｉ−Ａｌｘ
Ｇａ１−ｘＮショットキーコンタクト層６を開口し、ド
ライエッチング用のＳｉＯ２マスク１０ａを形成する。
【００１７】続いて、レジスト１１をアセトン等で除去
し、図６に示すように、ＳｉＯ２マスク１０ａを用い塩
素系ガス（Ｃｌ２）及び不活性ガス（Ａｒ）を用い、加
速電圧３００Ｖ、圧力４．５×１０−４ＴｏｒｒでＥＣ
Ｒ−ＲＩＥにより、オーミック電極形成領域の半導体
（電子供給層５）表面を薄く（表面から深さ１００Å）
エッチングするエッチング処理１２を行う。このエッチ
ング処理１２のエッチング深さは、基板最表面のｉ−Ａ
ｌｘＧａ１−ｘＮショットキーコンタクト層６を除去
し、ｎ−ＡｌｘＧａ１−ｘＮ電子供給層５まで開口させ
る。電子供給層５には、ＲＩＥエッチング反応により生
じた結晶欠陥を有する結晶欠陥層２５が形成される。
し、図６に示すように、ＳｉＯ２マスク１０ａを用い塩
素系ガス（Ｃｌ２）及び不活性ガス（Ａｒ）を用い、加
速電圧３００Ｖ、圧力４．５×１０−４ＴｏｒｒでＥＣ
Ｒ−ＲＩＥにより、オーミック電極形成領域の半導体
（電子供給層５）表面を薄く（表面から深さ１００Å）
エッチングするエッチング処理１２を行う。このエッチ
ング処理１２のエッチング深さは、基板最表面のｉ−Ａ
ｌｘＧａ１−ｘＮショットキーコンタクト層６を除去
し、ｎ−ＡｌｘＧａ１−ｘＮ電子供給層５まで開口させ
る。電子供給層５には、ＲＩＥエッチング反応により生
じた結晶欠陥を有する結晶欠陥層２５が形成される。
【００１８】次に、オーミック電極形成領域の半導体表
面のエッチング処理１２工程で用いたＳｉＯ２マスク１
０ａを弗化アンモニウム等で除去し、図７に示すように
基板全面に熱ＣＶＤ法等でＳｉＯ２膜１３を堆積させ
る。続いて、図８に示すようにＰＥＰ工程を経てレジス
ト１４をマスクとして用い、図９に示すように、弗化ア
ンモニウム等でオーミック電極形成領域、およびショッ
トキー電極形成領域上のＳｉＯ２膜１３を除去し開口す
る。
面のエッチング処理１２工程で用いたＳｉＯ２マスク１
０ａを弗化アンモニウム等で除去し、図７に示すように
基板全面に熱ＣＶＤ法等でＳｉＯ２膜１３を堆積させ
る。続いて、図８に示すようにＰＥＰ工程を経てレジス
ト１４をマスクとして用い、図９に示すように、弗化ア
ンモニウム等でオーミック電極形成領域、およびショッ
トキー電極形成領域上のＳｉＯ２膜１３を除去し開口す
る。
【００１９】続いて、図１０に示すように、電子ビーム
蒸着装置を用いて同時に同一の金属多層膜を蒸着する。
例えば、Ｎｉ層（下層）、Ａｕ層（上層）を順次積層す
る。次に、図１１に示すようにリフトオフ工程を行い、
オーミックソース電極１６、オーミックドレイン電極１
７、ショットキーゲート電極１８を同時に形成し、続い
てアニール処理を行う。結晶欠陥層２５があることによ
って、電極材料の金属との界面反応が促進されること
で、通常ショットキー電極材料として用いられるＮｉを
用いてオーミック電極を形成できる。
蒸着装置を用いて同時に同一の金属多層膜を蒸着する。
例えば、Ｎｉ層（下層）、Ａｕ層（上層）を順次積層す
る。次に、図１１に示すようにリフトオフ工程を行い、
オーミックソース電極１６、オーミックドレイン電極１
７、ショットキーゲート電極１８を同時に形成し、続い
てアニール処理を行う。結晶欠陥層２５があることによ
って、電極材料の金属との界面反応が促進されること
で、通常ショットキー電極材料として用いられるＮｉを
用いてオーミック電極を形成できる。
【００２０】オーミック電極とショットキー電極を同一
の金属で形成することから、アニール（熱処理）温度は
両電極のアニール温度依存性の最良ポイントで行う必要
がある。このアニール温度は２５０℃以上３５０以下が
好ましい。２５０℃未満だとショットキー電極の方が劣
化しやすく、３５０℃を超えるとオーミック電極の方が
劣化しやすくなるからである。
の金属で形成することから、アニール（熱処理）温度は
両電極のアニール温度依存性の最良ポイントで行う必要
がある。このアニール温度は２５０℃以上３５０以下が
好ましい。２５０℃未満だとショットキー電極の方が劣
化しやすく、３５０℃を超えるとオーミック電極の方が
劣化しやすくなるからである。
【００２１】図１３に、塩素系ガスおよびアルゴン等の
不活性ガスを用いたドライエッチング処理を行った窒化
ガリウム系半導体表面へＮｉ／Ａｕ積層構造の電極を形
成し、ＴＬＭ（Transmission Line Method）パターンを
用いてオーミック電極に関する電流電圧特性を評価した
結果を示す。この場合、未アニールの試料（ｎ−Ａｌｘ
Ｇａ１−ｘＮ電子供給層５とＮｉ／Ａｕ電極の積層構
造）２０で良好なオーミック特性を示し、アニール温度
を３５０℃に設定した試料２１においても良好なオーミ
ック特性を示す。しかし、アニール温度が５００℃を超
えるとオーミック特性の劣化が見られるようになり、６
００℃にてアニール処理した試料２２では、オーミック
特性を示さなくなりショットキー特性を示すようにな
る。
不活性ガスを用いたドライエッチング処理を行った窒化
ガリウム系半導体表面へＮｉ／Ａｕ積層構造の電極を形
成し、ＴＬＭ（Transmission Line Method）パターンを
用いてオーミック電極に関する電流電圧特性を評価した
結果を示す。この場合、未アニールの試料（ｎ−Ａｌｘ
Ｇａ１−ｘＮ電子供給層５とＮｉ／Ａｕ電極の積層構
造）２０で良好なオーミック特性を示し、アニール温度
を３５０℃に設定した試料２１においても良好なオーミ
ック特性を示す。しかし、アニール温度が５００℃を超
えるとオーミック特性の劣化が見られるようになり、６
００℃にてアニール処理した試料２２では、オーミック
特性を示さなくなりショットキー特性を示すようにな
る。
【００２２】次に、図１４にドライエッチング処理を行
わず、Ｎｉ／Ａｕ積層構造のショットキー電極を形成
し、ショットキーダイオード・パターンにて評価した結
果を示す。未アニールの試料２３においてもショットキ
ー特性を示すが、アニール温度を３５０℃に設定した試
料２４においては、ショットキー障壁高さ、および理想
因子ｎ値とも改善が見られる。この改善傾向は４５０℃
までのアニール条件で見られるが、５００℃以上のアニ
ール処理ではショットキー障壁高さ、および理想因子ｎ
値とも劣化が見られる。
わず、Ｎｉ／Ａｕ積層構造のショットキー電極を形成
し、ショットキーダイオード・パターンにて評価した結
果を示す。未アニールの試料２３においてもショットキ
ー特性を示すが、アニール温度を３５０℃に設定した試
料２４においては、ショットキー障壁高さ、および理想
因子ｎ値とも改善が見られる。この改善傾向は４５０℃
までのアニール条件で見られるが、５００℃以上のアニ
ール処理ではショットキー障壁高さ、および理想因子ｎ
値とも劣化が見られる。
【００２３】よって、オーミックソース・ドレイン電極
およびショットキーゲート電極にＮｉ／Ａｕ積層構造を
用いる場合、アニール処理は、５００℃以下で行う必要
がある。本実施形態では一例としてＮｉ／Ａｕ積層電極
について記述したが、これに限定されるものではなく、
例えば、Ｎｉの代わりにＰｔ等の同一の金属でオーミッ
ク電極とショットキー電極を形成できるものであれば良
い。
およびショットキーゲート電極にＮｉ／Ａｕ積層構造を
用いる場合、アニール処理は、５００℃以下で行う必要
がある。本実施形態では一例としてＮｉ／Ａｕ積層電極
について記述したが、これに限定されるものではなく、
例えば、Ｎｉの代わりにＰｔ等の同一の金属でオーミッ
ク電極とショットキー電極を形成できるものであれば良
い。
【００２４】また、電界効果トランジスタ構造について
も、上記プレーナ型ＨＥＭＴ構造に限定するものでな
く、オーミックコンタクト層としてｎ型ＧａＮ層１９を
設けたリセス型ＨＥＭＴ構造（図１２）でも良い。また
ＡｌＧａＮ／ＧａＮ系ＨＥＭＴ構造に限定するものでは
なく、ＡｌＧａＮ／ＧａＮ系逆ＨＥＭＴ構造、ＡｌＧａ
Ｎ／ＧａＮ系Ｄｏｐｅｄ−Ｃｈａｎｎｅｌ型ヘテロ接合
ＦＥＴ、ＡｌＧａＮ／ＧａＮ系ＭＥＳＦＥＴ等も含まれ
る。
も、上記プレーナ型ＨＥＭＴ構造に限定するものでな
く、オーミックコンタクト層としてｎ型ＧａＮ層１９を
設けたリセス型ＨＥＭＴ構造（図１２）でも良い。また
ＡｌＧａＮ／ＧａＮ系ＨＥＭＴ構造に限定するものでは
なく、ＡｌＧａＮ／ＧａＮ系逆ＨＥＭＴ構造、ＡｌＧａ
Ｎ／ＧａＮ系Ｄｏｐｅｄ−Ｃｈａｎｎｅｌ型ヘテロ接合
ＦＥＴ、ＡｌＧａＮ／ＧａＮ系ＭＥＳＦＥＴ等も含まれ
る。
【００２５】上述したように、本発明によれば、窒化ガ
リウム半導体層と接するオーミック電極と、窒化ガリウ
ム半導体層と接するショットキーゲート電極を同一の金
属膜あるいは同一の多層金属膜で形成することができ、
電界効果トランジスタの製造方法を簡略化できる。ま
た、一般に窒化ガリウム系半導体材料で用いられるオー
ミック電極材料を用いなくて良いため、高温（９００℃
ぐらい）のアニール処理を行わなくてすみ、再現性及び
信頼性に優れた製造方法を提供できる。
リウム半導体層と接するオーミック電極と、窒化ガリウ
ム半導体層と接するショットキーゲート電極を同一の金
属膜あるいは同一の多層金属膜で形成することができ、
電界効果トランジスタの製造方法を簡略化できる。ま
た、一般に窒化ガリウム系半導体材料で用いられるオー
ミック電極材料を用いなくて良いため、高温（９００℃
ぐらい）のアニール処理を行わなくてすみ、再現性及び
信頼性に優れた製造方法を提供できる。
【００２６】
【発明の効果】本発明によれば、窒化ガリウム系材料を
用いた電界効果トランジスタの製造方法を簡略化するこ
とができる。
用いた電界効果トランジスタの製造方法を簡略化するこ
とができる。
【図１】 本発明の実施形態に係る電界効果トランジス
タの概略工程図。
タの概略工程図。
【図２】 本発明の実施形態に係る電界効果トランジス
タの概略工程図。
タの概略工程図。
【図３】 本発明の実施形態に係る電界効果トランジス
タの概略工程図。
タの概略工程図。
【図４】 本発明の実施形態に係る電界効果トランジス
タの概略工程図。
タの概略工程図。
【図５】 本発明の実施形態に係る電界効果トランジス
タの概略工程図。
タの概略工程図。
【図６】 本発明の実施形態に係る電界効果トランジス
タの概略工程図。
タの概略工程図。
【図７】 本発明の実施形態に係る電界効果トランジス
タの概略工程図。
タの概略工程図。
【図８】 本発明の実施形態に係る電界効果トランジス
タの概略工程図。
タの概略工程図。
【図９】 本発明の実施形態に係る電界効果トランジス
タの概略工程図。
タの概略工程図。
【図１０】 本発明の実施形態に係る電界効果トランジ
スタの概略工程図。
スタの概略工程図。
【図１１】 本発明の実施形態に係る電界効果トランジ
スタの概略工程図。
スタの概略工程図。
【図１２】 本発明の実施形態の変形例に係る電界効果
トランジスタの概略断面図。
トランジスタの概略断面図。
【図１３】 本発明の実施形態のオーミック電極の電流
電圧特性を示す説明図
電圧特性を示す説明図
【図１４】 本発明の実施形態のショットキー電極の電
流電圧特性を示す説明図
流電圧特性を示す説明図
１ サファイア基板 ２ ｉ−ＧａＮバッファ層 ３ ｉ−ＧａＮチャネル層 ４ ｉ−ＡｌｘＧａ１−ｘＮスペーサ層 ５ ｎ−ＡｌｘＧａ１−ｘＮ電子供給層 ６ ｉ−ＡｌｘＧａ１−ｘＮショットキーコンタクト
層 ７ ＳｉＯ２膜 ８ レジスト ９ 素子分離用のドライエッチング工程 １０ ＳｉＯ２膜 １０ａ ＳｉＯ２マスク １１ レジスト １２ オーミック電極形成領域用のドライエッチング
工程 １３ ＳｉＯ２膜 １４ レジスト １５ 蒸着した金属膜あるいは多層金属膜 １６ ソース電極 １７ ドレイン電極 １８ ショットキーゲート電極 １９ ｎ型ＧａＮ層 ２０ オーミック電極に関する未アニールの試料の電
流電圧特性 ２１ オーミック電極に関するアニール温度３５０℃
の試料の電流電圧特性 ２２ オーミック電極に関するアニール温度６００℃
の試料の電流電圧特性 ２３ ショットキー電極に関する未アニールの試料の
電流電圧特性 ２４ ショットキー電極に関するアニール温度３５０
℃の試料の電流電圧特性 ２５ 結晶欠陥層
層 ７ ＳｉＯ２膜 ８ レジスト ９ 素子分離用のドライエッチング工程 １０ ＳｉＯ２膜 １０ａ ＳｉＯ２マスク １１ レジスト １２ オーミック電極形成領域用のドライエッチング
工程 １３ ＳｉＯ２膜 １４ レジスト １５ 蒸着した金属膜あるいは多層金属膜 １６ ソース電極 １７ ドレイン電極 １８ ショットキーゲート電極 １９ ｎ型ＧａＮ層 ２０ オーミック電極に関する未アニールの試料の電
流電圧特性 ２１ オーミック電極に関するアニール温度３５０℃
の試料の電流電圧特性 ２２ オーミック電極に関するアニール温度６００℃
の試料の電流電圧特性 ２３ ショットキー電極に関する未アニールの試料の
電流電圧特性 ２４ ショットキー電極に関するアニール温度３５０
℃の試料の電流電圧特性 ２５ 結晶欠陥層
Claims (7)
- 【請求項１】 窒化ガリウム系半導体層と、 前記窒化ガリウム系半導体層とショットキー接合してい
るショットキー電極と、 前記窒化ガリウム系半導体層に選択的に形成され、結晶
欠陥を有する結晶欠陥層と、 前記結晶欠陥層を介して、前記窒化ガリウム系半導体層
とオーミック接合しているオーミック電極を有し、 前記ショットキー電極と前記オーミック電極は同一の金
属であることを特徴とする半導体装置。 - 【請求項２】 前記結晶欠陥層には前記金属が混入して
いることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記金属がニッケルであることを特徴と
する請求項１記載の半導体装置。 - 【請求項４】 窒化ガリウム系半導体層に結晶欠陥を有
する結晶欠陥層を選択的に形成する結晶欠陥層形成工程
と、 前記窒化ガリウム系半導体層に所望の金属を接触させる
第１接触工程と、 前記結晶欠陥層に前記金属と同じ金属を接触させる第２
接触工程を備えることを特徴とする半導体装置の製造方
法。 - 【請求項５】 前記第１及び第２接触工程を同時に行う
ことを特徴とする請求項４記載の半導体装置の製造方
法。 - 【請求項６】 前記結晶欠陥層形成工程とは、前記窒化
ガリウム系半導体層にドライエッチングをすることによ
り、結晶欠陥を有する結晶欠陥層を形成することを特徴
とする請求項４記載の半導体装置の製造方法。 - 【請求項７】 前記第１及び第２接触工程後に、前記窒
化ガリウム系半導体層を２５０℃以上３５０℃以下の温
度でアニールする工程を備えることを特徴とする請求項
４記載の半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27400399A JP2001102565A (ja) | 1999-09-28 | 1999-09-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27400399A JP2001102565A (ja) | 1999-09-28 | 1999-09-28 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27400399A Pending JP2001102565A (ja) | 1999-09-28 | 1999-09-28 | 半導体装置及びその製造方法 |
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-
1999
- 1999-09-28 JP JP27400399A patent/JP2001102565A/ja active Pending
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