WO2006098341A1 - 電界効果トランジスタ及びその装置 - Google Patents

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WO2006098341A1
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Yuji Ohmaki
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Nichia Corporation
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    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Definitions

  • the present invention relates to a field effect transistor using a gallium nitride compound semiconductor, and more particularly to a field effect transistor having a gate electrode on a top surface of a mesa structure and a source electrode and a drain electrode on a side surface.
  • FETs Field effect transistors
  • MESFETs Metal Semiconductor FETs
  • An electron mobility transistor (HEMT) has been proposed.
  • GaN HEMTJ! /, U gallium nitride compounds
  • GaN-based HEMTs include Si-based compounds and GaAs-based compounds. Compared with the material characteristics, 1. Saturated electron mobility of electrons estimated from the effective electron mass with wide band gap 2. High breakdown electric field 3.
  • the gallium nitride compound semiconductor that is the raw material itself is basically a non-toxic material. Therefore, there is a possibility of realizing a high-frequency device that can operate at a higher temperature and higher voltage with higher output.
  • An example of a GaN-based compound HEMT shown in Fig. 1A is high mobility even if the carrier wave layer undoped GaN layer 13 and channel wave function ooze out on the sapphire substrate 11 via the GaN buffer layer 12.
  • An undoped AlGaN layer 18 serving as a spacer layer and a n-type AlGaN layer 14 serving as a carrier supply layer (electron supply layer) are sequentially stacked to ensure a suitable degree of flexibility.
  • the spacer layer suppresses the electrical influence of impurity ions that have lost electrons from affecting the channel, and does not affect the travel of electrons in the channel.
  • a source electrode hereinafter referred to as S electrode, simply “S”! /, U
  • G electrode gate electrode
  • D electrode drain electrode
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-045898
  • Patent Document 2 JP-A-9 082693
  • Patent Document 3 JP-A-5-218099
  • Patent Document 4 JP-A-9 064341
  • Patent Document 5 Japanese Patent Laid-Open No. 2003-258005
  • Non-Patent Document 1 M. Miyoshi et al, Jpn J. Appl. Phs., Vol. 44, No. 9A (2005), p. 6490-6494
  • Non-Patent Document 2 D. Qiao et al., Applied Physics Letters, Vol. 80, No. 6 (2005), p.992-994
  • the resistance component In order to further increase the output of such a GaN-based HEMT, it is necessary to reduce the resistance component to achieve higher efficiency.
  • Factors that lower the resistance value are mainly the resistance inside the channel layer and the contact resistance between the S and D electrodes and the semiconductor layer.
  • the contact resistance between the electrode and the semiconductor layer mainly occurs at the contact interface with the electrode layer 5 provided on the upper surface of the semiconductor layer 1 as shown in FIG. 1A.
  • the current of the element flows through the AlGaN layer, which is the channel, the region force carrier supply layer, to the electrode layer side. In this structure, when the resistance value of the AlGaN layer increases, current does not flow easily and the contact resistance increases at the interface with the electrode.
  • GaN-based HEMTs have an excellent property that the breakdown voltage can be increased by an order of magnitude while maintaining a low on-resistance compared to GaAs-based HEMTs.
  • the AlGaN layer that serves as the carrier supply layer is used. It is desirable to reduce the amount by one and bring it closer to undoped. However, the closer the AlGaN layer is to the undoped, the lower the carrier density, and the lower the conductivity and the higher the resistivity. This increases the contact resistance at the electrode interface and increases the on-resistance. This caused a problem. If the contact resistance between the electrode serving as the carrier supply layer and the electrode is high, the characteristics of gallium nitride cannot be fully utilized. Thus, especially in GaN-based HEMTs, there was a trade-off relationship between higher breakdown voltage and lower resistance.
  • FIG. 1B shows the element structure of Non-Patent Documents 1 and 2 above.
  • the source and drain electrodes (hereinafter referred to as S'D electrodes) are formed in a self-aligned manner (Reference 1), Although it is disclosed that the electrode formation position is controlled (Reference 2), the reliability and productivity of the electrode in contact with the channel end are difficult.
  • Patent Documents 1 and 2 describe that the S'D electrode provided on the side surface of the mesa is exposed in the vicinity of the upper surface of the mesa (Reference 1) and formed to cover a part of the upper surface (Reference 2).
  • Document 5 discloses that the D electrode is connected to the upper layer and the n-type layer at the bottom of the groove, and Patent Documents 3 and 4 describe a structure in which the S′D electrode is formed across several grooves.
  • the adaptation of the mesa structure and the side electrode structure or the semiconductor laminated structure differs depending on the semiconductor material, and there is no description on what kind of structure should be specifically used in the GaN-based FET.
  • a main object of the present invention is to provide a high-efficiency field effect transistor with reduced contact resistance with an electrode interface and a method for manufacturing the same.
  • the basic structure of the field effect transistor (hereinafter also referred to as FET) of the present invention has a carrier traveling layer in a laminated structure in which a plurality of nitride semiconductor layers are provided, A field effect transistor having a gate electrode provided on the structure, and a source electrode and a drain electrode sandwiching the gate electrode, wherein the stacked structure has a side surface that exposes the edge of the carrier traveling layer on both sides of the gate electrode.
  • a source electrode and a drain electrode connected to at least the carrier traveling layer end on the side surface of the step portion, and a partial force of the source electrode and the drain electrode is provided on the upper surface of the step portion.
  • the FET according to the first aspect of the present invention has a TLM (Transmission) at a distance L in the above basic configuration when the distance L is 10 m or less and the distance L [m] is 1 or more and 10 or less.
  • TLM Transmission
  • Contact resistance of source and drain electrodes by line measurement method R [ ⁇ 'mm] force (L, Rc) (2, 1) and lower than (5, 10) line segments.
  • Distance to the extreme part L force 0.1 ⁇ L ⁇ 5 m can reduce contact resistance and increase mass productivity and reliability. Can withstand high voltage.
  • the contact resistance force of the upper stage portion of the source electrode and the drain electrode is set to be larger than the contact resistance at the end of the carrier traveling layer on the side surface or in the vicinity thereof.
  • the stacked structure has a second semiconductor layer of a nitride semiconductor having a band gap energy larger than that of the carrier traveling layer on the first semiconductor layer having the carrier traveling layer, and the surface of the second semiconductor layer
  • the source electrode and the drain electrode are provided so as to extend to the lower part of the step part, and the nitride semiconductor layer of the lower part is provided.
  • the step portion has the gate electrode in the upper step portion between the step portions, and the cross section in the width direction of the gate electrode is closer to the gate electrode side than the carrier running layer.
  • Partial source force of the source electrode and drain electrode provided in the upper stage of the stepped portion in the carrier traveling direction, the side force, and each electrode end on the gate electrode side. Distance to the part L force 0.5 ⁇ L ⁇ 5 m (5) are in the carrier travel direction, the width d of the step portion side
  • the ratio of the stepped portion side surface width d in the carrier running direction, h / d, force ⁇ : LZ3 ee The structure which concerns on each aspect can be used.
  • the contact resistance of the source and drain electrodes provided on the upper part of the mesa structure can be set higher than that of the side surface.
  • the mesa structure becomes an FET having an element region provided with a gate electrode.
  • each electrode in the mesa structure can be controlled favorably, and in the aspect (5), the side surface suitable for each aspect such as the basic structure, its inclination, and the upper electrode can be formed, and the device characteristics are improved.
  • the FET force S having excellent device characteristics, mass productivity, and reliability can be obtained by using a gentle slope on the side surface.
  • an FET semiconductor device including a plurality of mesa structure portions in the element region is combined with each of the above aspects, and (a) a mesa sandwiched between step portions.
  • the structure portion is a single element region, and a plurality of element regions are provided in the stacked structure, and the source electrode and the drain electrode are common electrodes provided between adjacent element regions.
  • connection wirings for connecting the source electrode and the drain electrode provided in the plurality of element regions to each other, respectively.
  • the laminated structure has a groove part surrounded by the step part or a groove part including a plurality of step parts, and the groove part includes: A plurality of source and drain electrodes are provided, (B) the groove has a longitudinal shape extending in the carrier traveling direction, and (C) groove force is provided to extend between the source and drain electrodes. Therefore, it is possible to contribute to the reduction of the contact resistance between the source and drain electrodes.
  • the FET of the present invention has a step portion and a mesa structure portion, and the source 'D electrode is suitable for low contact resistance, and further has high productivity and reliability. FETs and HEMTs that can be turned on and turned off. Brief Description of Drawings
  • FIG. 1A is a schematic cross-sectional view showing an example of a HEMT structure using a GaN-based compound for comparison with the present invention.
  • FIG. 1B is a schematic cross-sectional view showing an example of a HEMT structure using a GaN-based compound for comparison with the present invention.
  • FIG. 2A is a schematic cross-sectional view showing an example of an FET according to an embodiment of the present invention.
  • FIG. 2B is a schematic plan view showing an example of an FET according to an embodiment of the present invention.
  • FIG. 3 is a schematic cross-sectional view showing an example of an FET and an apparatus thereof according to an embodiment of the present invention.
  • FIG. 4 is a schematic plan view showing an example of an FET and an apparatus according to an embodiment of the present invention.
  • FIG. 5 is a schematic plan view showing an example of an FET according to an embodiment of the present invention.
  • FIG. 6 is a graph showing the static characteristics of HEMTs according to Example 1 and Comparative Example 1 of the present invention.
  • Drain current I against drain-source voltage V is controlled by gate voltage V
  • FIG. 8 is a graph showing the relationship between distance L and contact resistance R according to an embodiment of the present invention.
  • FIG. 9 is a graph showing the static characteristics of HEMTs according to Example 4 of the present invention and Comparative Examples 4 and 5.
  • FIG. 10A is a schematic plan view showing an example of an electrode structure of an FET according to an embodiment of the present invention (second embodiment).
  • FIG. 10B is a schematic cross-sectional view showing a bb cross section in FIG. 10A.
  • FIG. 10C is a schematic plan view showing an example of an electrode structure of an FET according to a modification of the embodiment according to FIG. 10A.
  • FIG. 11 is a schematic plan view showing an example of an electrode structure of an FET according to one embodiment (second embodiment) of the present invention.
  • FIG. 12 is a schematic plan view showing an example of an electrode structure of an FET according to one embodiment (second embodiment) of the present invention.
  • FIG. 13 is a graph showing the static characteristics of HEMTs according to Example 3 of the present invention and Comparative Examples 2 and 3.
  • FIG. 14 is a graph showing the on-resistance characteristics of HEMTs according to Example 1 and Comparative Example 1 of the present invention.
  • FIG. 15 is a graph showing off-resistance characteristics of HEMTs according to Example 1 and Comparative Example 1 of the present invention.
  • 140, 241 to 243 mesa structure 140t (243t) upper step (upper surface); 140g lower step (groove bottom); 140e inclined surface (mesa structure side, step); 141b, 240b to 243b bottom, 210- 2
  • each element constituting the present invention may be configured such that a plurality of elements are constituted by the same member and the plurality of elements are shared by one member, and conversely, the function of one member is plural members. It can also be realized by sharing.
  • FIG. 2 (a schematic cross-sectional view in FIG. 2A and a schematic plan view in FIG. 2B) shows an example of configuring a GaN-based HEMT 100 as a FET according to an embodiment of the present invention.
  • a carrier traveling layer 23 and an upper layer (carrier supply layer) 24 are sequentially laminated, and an S electrode 185, a G electrode 186, and a D electrode 187 are formed on the upper surface of the upper layer 24.
  • the GaN-based HEMT 100 having this structure supplies electrons to the upper layer 24 or the electrode force carrier traveling layer 23 provided at the end, and the supplied electrons are on the interface with the carrier supplying layer 24 above the carrier traveling layer 23. Drive the formed channel 23a with high mobility.
  • the carrier concentration of the channel 23 a is controlled by a depletion layer formed by the gate voltage applied to the G electrode 186.
  • a depletion layer formed by the gate voltage applied to the G electrode 186.
  • an undoped i-type GaN layer is used as the carrier running layer 23 and an n-type AlGaN layer is used as the carrier supply layer.
  • This carrier supply layer is doped with a dopant in order to increase the carrier concentration, but the withstand voltage can be increased by reducing the amount of doping or making it undoped.
  • the doping amount of the n-type AlGaN layer is about 10 18 cm 3 to 10 19 cm 3. To improve the pressure resistance, it is preferable to set it to 10 18 cm 3 or less. Can be about 10 16 cm 3 .
  • the carrier running layer may be doped with an appropriate dopant to reduce carrier running in the carrier running layer other than the channel.
  • an n-type impurity an n-type is preferable because an unintended current may flow at the time of switch-off in the n-type or n + type due to the formation of capacitance. In this way, the off characteristics can be controlled by the carrier concentration of the carrier traveling layer.
  • the carrier traveling layer is preferably an i-type layer, for example, an undoped layer.
  • the nitride semiconductor layer is likely to be n-type due to nitrogen depletion during formation, it can be doped with P-type impurities to the extent that it can be compensated.
  • an AND is one in which a dopant is not intentionally added at the time of formation, for example, one having a dopant concentration of 10 17 cm 3 or less or containing no dopant.
  • the semiconductor layer provided on the carrier traveling layer and the channel at least a second semiconductor layer is provided as an upper layer, and this layer is provided between the barrier layer and the electrode having a large band gap energy.
  • a contact layer can also be provided as an intervening spacer layer or a layer under the S′D electrode.
  • an insulating film layer can be provided below the electrode as appropriate.
  • a force hole which is a HEMT of a bipolar device using electrons as a carrier
  • a p-type impurity and a p-type layer are used as the dopant and the conductive layer.
  • the S electrode and the D electrode are preferably electrode electrodes for supplying current to the carrier supply layer or the edge of the carrier traveling layer on the side surface of the stepped portion.
  • the G electrode a Schottky electrode is used so that a depletion layer formed in the carrier traveling layer can be formed with good controllability and electrons supplied from the carrier supply layer can be controlled.
  • these electrodes can each have intervening contact layers for obtaining ohmic junction characteristics and Schottky junction characteristics, and a plurality of metal layers, alloy layers, and combinations thereof. It can be used as appropriate.
  • the S electrode and the D electrode constitute an ohmic electrode at the interface with the ohmic contact layer formed on the carrier supply layer, while the G electrode is formed on the semiconductor upper layer (carrier supply layer). Further, it can have Schottky junction characteristics at the interface in contact with the Schottky contact layer.
  • the force by which electrons serving as carriers are emitted from the donor in the carrier supply layer and the upper layer.
  • the carrier electrons stay in the carrier supply layer, and thus in the channel having higher electron affinity. It is drawn and accumulated near the interface. Since the accumulated electrons are not scattered by the dopant, they can travel in the channel with high mobility.
  • a drain-source voltage V is applied between the S electrode and the D electrode, a drain current I flows between the S electrode and the D electrode through the channel.
  • the Schottky contact layer directly under the G electrode flows between the G electrode and the channel. Acts as a noria layer for suppressing the generated current (gate leakage current), while the ohmic contact layer can reduce the contact resistance of the S and D electrodes as ohmic electrodes.
  • the GaN HEMT is composed of a gallium nitride compound semiconductor.
  • the gallium nitride-based compound semiconductor layer is formed by forming a buffer layer on the substrate as necessary, further epitaxially growing a carrier traveling layer 33 and a carrier supply layer 34 in this order, and further stacking electrodes. Can do.
  • the buffer layer is not always necessary when a substrate lattice-matched with an epitaxial layer such as GaN is used. Examples of crystal growth methods include metal organic chemical vapor deposition (MuCVD), nodular vapor growth (HVPE), hydride CVD, and MBE (molecular beam epitaxy). it can.
  • Gallium nitride compound semiconductors have the general formula In Al Ga N (0 ⁇ x, 0 ⁇ y, x + y ⁇
  • each semiconductor layer each layer, for example, the carrier supply / running layer, is not particularly limited to a single layer or multiple layers.
  • the nitride semiconductor layer can appropriately contain an n-type impurity and a ⁇ -type impurity.
  • a group IV or group VI element such as Si, Ge, Sn, S, 0, Ti, Zr or the like can be used, preferably Si, Ge, Sn, most preferably Si.
  • the p-type impurity is not particularly limited, and examples thereof include Be, Zn, Mn, Cr, Mg, and Ca, and Mg is preferably used. Thereby, each conductivity type nitride semiconductor can be formed.
  • a sapphire substrate or a GaN substrate can be used as a growth substrate for forming a semiconductor structure, and a SiC substrate, a CuW substrate, etc. that have high thermal conductivity and excellent heat dissipation can also be used.
  • a SiC substrate, a CuW substrate, etc. that have high thermal conductivity and excellent heat dissipation can also be used.
  • the heat conductive substrate other metals such as Al, Cu, and W, A1N, SiC, diamond, copper diamond, GaN, Si, and mixed crystals, alloys, and mixtures thereof can be used. If it exists, the material composition and shape are not limited, such as greaves and glass, other than metals.
  • the electrodes such as the S electrode 35, the G electrode 36, and the D electrode 37 are typically formed from a composition different from that of the semiconductor material constituting the element, for example, Ti, Al, Cu, W, Au, Ag, Mo, Consists of materials with excellent conductivity such as Ni, Pt, In, Rh, Ir, Cr. Also, not limited to metal materials, Also usable are conductive oxides, conductive plastics having electrical conductivity, and the like. Furthermore, the electrode is composed of not only a single element material but also a plurality of elements such as alloying, eutectic and mixed crystals. For example, ITO or zinc oxide (ZnO) can be used. Furthermore, a layer structure of two or more layers can be adopted.
  • a TiZAl-based electrode or an electrode made of a NiZAu-based material is used as an example of a Schottky electrode.
  • a TiZAl-based electrode or an electrode made of a NiZAu-based material is used as an example of a Schottky electrode.
  • it functions well in the ohmic characteristics and Schottky characteristics required for HEMT electrodes.
  • Ti / Pt, TiZAu, TiAl, and VZAl metals are used to obtain ohmic contact between the S and D electrodes, and annealing is performed at temperatures of 800 ° C to 950 ° C.
  • WZAu, NiZAu, Au, Cu, Ni, etc. are used.
  • the cross-sectional shape of the G electrode is not particularly limited, such as T-shaped or I-shaped, but if the cross-section is a G-shaped cross-section, the cross-sectional area of the electrode increases and the electrode resistance can be reduced. You can also.
  • a pad electrode may be formed on the contact surface with the semiconductor layer.
  • a metallized layer (bump) is preferably formed on the pad electrode for connection to an external electrode or the like.
  • the metallized layer consists of material strengths such as Ag, Au, Sn, In, Bi, Cu, and Zn.
  • the electrode forming surface side of the field effect transistor may be opposed to the external electrode provided on the submount, and the respective electrodes may be joined by bumps. Wires and the like are routed to the submount.
  • TiZAl refers to a structure in which Ti and A1 are sequentially stacked from the semiconductor side.
  • the G electrode can be provided in a portion where a part or all of the notfer layer is removed, or an element structure in which the G electrode is opposed to the S′D electrode with the semiconductor structure interposed therebetween.
  • the adverse effect of the buffer layer that is, typically the leakage current and off-current can be reduced, so that the electrical characteristics of the FET can be improved.
  • the adhesion between the electrode and the semiconductor layer can be improved.
  • a protective film include silicon nitride, aluminum oxide, niobium oxide film, and the like.
  • a protective film in which SiN is laminated by sputtering or the like is preferable in terms of the physical properties of HEMT. More preferably, it is made of an aluminum oxide film (Al 2 O 3).
  • a film containing an insulating film is preferred.
  • Current leakage of insulating film using aluminum oxide film Since it has better insulating properties than SiN films over a wide voltage application range, it can be used with nitride-based semiconductors (among others AlGaN, more preferably Al.Ga.N).
  • an aluminum oxide film is particularly preferable.
  • the substrate and the buffer layer be removed, because a leak current is prevented from being generated due to the presence of the buffer layer and a leak path is formed.
  • This can be prevented by removing not only the substrate but also the buffer layer, for example, by polishing a part of the semiconductor structure after removing the substrate and removing the buffer layer.
  • the buffer layer and the base layer in the early stage of growth tend to have poor crystallinity, and in that case, they become partial carb paths, so they are removed at a depth with poor crystallinity, and the carrier supply layer / running
  • a layer, first and second semiconductor layers are formed. If the substrate is completely removed, the notch layer can be easily removed.
  • the stepped portion (40, 140e-143e, 240e) or the mesa structure portion (140-143, 241-243) is etched into the semiconductor laminated structures 1A, 20 such as the carrier running layer 33 and the carrier supply layer 34. And so on.
  • the etching method can be performed by, for example, R1E (reactive ion etching) or ion milling through a mask such as a resist pattern or a protective film pattern.
  • the step structure is formed by regrowth utilizing the difference in crystal growth rate, more specifically, after the carrier traveling layer is grown, a part of the step structure is formed as a protective film, SiO 2
  • the step portion (140, mesa structure portion 140 according to the first embodiment of the present invention has a step portion side surface 140e, specifically, at least one of an S electrode and a D electrode, as shown in the schematic sectional view of FIG. 2A. Is provided with at least the D electrode, preferably both, and the electrode extends partly to the upper step 140t of the step part, specifically, extends to the lower step part 140g (240g) of the step part.
  • the electrode of the side surface portion is provided on the side surface so that at least the end portion of the carrier traveling layer 23 is exposed as a part of the semiconductor multilayer structure 20 and is electrically connected to it, preferably in direct contact therewith.
  • a mesa structure portion 140 sandwiched between the step portions is provided in the semiconductor structure 20.
  • the mesa structure portion 140 is used as an element region 210, and an element carrier traveling layer is provided.
  • the surface of the G electrode facing the mesa structure portion 140 of the force semiconductor structure 140t provided on the mesa structure portion may be the G electrode formation surface.
  • the basic structure of the present invention is as described above, and has the following configuration suitable for this structure.
  • the G electrode side end force of the partial electrode provided on the upper step 140t of the stepped portion is also equal to the distance L to the end side surface of the stepped portion upper step.
  • the relationship between the distance L and the contact resistance value R of TLM measurement is (1, 2) and (1) in the region of L ⁇ 10 m, especially in the region of 1 m ⁇ L ⁇ 10 m. 10, 5) or less (solid line in the figure) or less, preferably (1, 2) and (10, 4) or less (dotted line in the figure), most preferably (1, 2) And a (10, 3) line segment (broken line in the figure) and below, a semiconductor structure and a step structure having contact resistance values are used.
  • the relationship between the distance L for the FET structure and the contact resistance value R is a resistance value equal to or less than the line segment in the figure.
  • FIG. 8 is a diagram showing an example in which the S′D electrode of Example 1 is provided using (a) SiO, (b) positive resist, and (c) negative resist as various mask materials. Contact resistance by TLM measurement
  • the contact resistance of the partial electrode of the upper step portion 140t is larger than the contact resistance with the side surface 140e and at least the end portion of the carrier traveling layer, preferably 10 to: L00 times or more. And, it is preferable that the contact resistance with a part of the electrodes at the lower stage where each electrode is extended is also made larger than the side surface, preferably 10 to L00 times or more. At the end of the carrier running layer, the electrode force is supplied and discharged.
  • the basic structure of the semiconductor structure and the semiconductor stacked structure from which the semiconductor structure is based has at least a carrier traveling layer, and the carrier traveling layer 23 and each electrode, in particular, source and drain electrodes 185, 187,
  • the upper layer 24 of the traveling layer such as a noria layer having a larger band gap energy than the carrier traveling layer for increasing the channel mobility, a spacer layer for controlling device characteristics, or a carrier supply layer, and the like.
  • a contact layer or the like is provided between the source / drain electrodes and the carrier travel layer.
  • the electrode formation layer in the semiconductor structure 20 in the upper portion of the source and drain electrodes has a bandgap energy higher than that of the carrier traveling layer.
  • the doping amount is set to the semiconductor layer below it, for example, the carrier supply layer or the barrier layer, and the spacer layer above it. It can be realized by making it smaller.
  • the band gap energy force S of the noria layer may be small, but preferably the band gap energy of the noria layer is taken into account in consideration of crystallinity. Increase ghee.
  • the spacer layer is interposed, if the band gap energy is formed so that the relationship of noria layer> electrode forming layer> spacer layer is maintained, the crystallinity is maintained.
  • the contact resistance of the upper stage can be increased.
  • each electrode structure can be formed with good controllability by providing an electrode with at least one of the source and drain electrodes extending to the lower portion of the stepped portion. Also, By forming the electrode forming layer on the bottom surface 140g of the same layer as the carrier traveling layer, the connection with each electrode is suitably realized in the vicinity of the channel in the same manner as the edge of the carrier traveling layer. Then, as a high contact resistance, the structure can selectively induce carriers to the carrier traveling layer.
  • the bottom surface (140b, 241b-3b) side is wider than the top surface (140t, 240t) side, sandwiched between the stepped portions (140e, 240e).
  • each electrode 185-7 and its formation position 'region can be suitably controlled to provide high productivity and FET with suitable characteristics.
  • the distance L is specifically set to a range of (XL ⁇ lO / zm, preferably 0.1 ⁇ ⁇ ⁇ 5 / ⁇ ⁇ , Productivity 'Reliable and low contact resistance FET.
  • the ratio of the height h of the stepped portion to the width d of the side surface of the stepped portion in the carrier traveling direction such that the range is not less than ZlO, preferably not more than 1Z2 and not less than 1Z5, h / d, 1S, preferably 1Z10 or more, 1Z10 or less ee
  • the slope of the stepped portion (side surface) a gentle slope, it is possible to provide an element that can suitably exhibit each function described above. If the surface is steep, the connection with the edge of the carrier travel layer will be insufficient, the reliability of the connection between the upper electrode part and the side part will be low, or the semiconductor by electrode annealing Influential force on the structure Deeply in the element and can be a factor that deteriorates the element characteristics, and can be suitably suppressed. Especially in the combination with each of the above aspects and configurations, an excellent element can be obtained. .
  • the GaN-based HEMT according to Example 1 has an undoped i-type GaN layer as the carrier transit layer 23, and a barrier layer and an upper layer 2 4
  • the undoped i-type A1N layer is 7.5 nm and the i-type AlGaN layer is 25 nm stacked.
  • the stepped portion 140e, the upper step 140t is about 21 ⁇ m wide, and the lower step 140b is about 22 m wide (on the side 140e)
  • a mesa-like structure having a cross-sectional width of about 0.5 / ⁇ ⁇ and a height of about 80 nm is provided.
  • the stepped portion 40H can be extended from both sides of the G electrode 86 to the middle of the S electrode 85 and the D electrode 87, and can be cut off in the middle.
  • the edge 40h of the stepped portion 40H is extended to a position of a predetermined distance L from the electrode end immediately below the S electrode 85 and the D electrode 87. By optimizing this L, it is possible to control to the minimum resistance value.
  • the range is 0 ⁇ L [/ ⁇ ⁇ ] ⁇ 10, preferably 0.1 ⁇ 111] ⁇ 5, preferably 0.5 ⁇ / ⁇ [/ When ⁇ ⁇ ] ⁇ 5, the contact resistance can be lowered with good controllability.
  • the stepped portion 40 ⁇ ⁇ ⁇ ⁇ ⁇ is not formed into a polygonal shape but is formed into a flat plate shape.
  • the step part of the polygonal shape or stripe there is a component that cannot catch the carrier up to the edge of the step part and escapes to the upper carrier supply layer in the vicinity of the side wall of the step part.
  • carriers that try to diffuse more than the distance L from the electrode edge have a low resistance and are always trapped by the side wall part of the step part edge, so the resistance at the interface can be lowered. it can.
  • the resistance at the interface with the semiconductor layer can be lowered by injecting from the side wall portion of the edge of the stepped portion.
  • the carrier supply layer which is the upper electrode forming layer
  • the carrier supply layer has a high resistance such as undoped
  • there is a component via the carrier supply layer such as a polygonal shape or a stripe, as in the second embodiment described later.
  • the configuration shown in FIG. 5 is preferable because the resistance increases.
  • the structure is simple and the yield in the step of forming the step portion can be improved.
  • a GaN-based HEMT is fabricated in the same manner as in Example 1 except that the carrier supply layer is a ⁇ -type AlGaN layer and a step portion is not formed.
  • Figure 6 shows the drain current I against the drain-source voltage V as the static characteristics obtained with these HEMTs. In Fig. 6
  • the TLM evaluation in FIG. 8 is measured by providing an S′D electrode pattern on the mesa structure 140 of the present embodiment.
  • Example 1 can achieve a breakdown voltage of over 600 V and an on-resistance of 8.5 ⁇ 'mm. Therefore, compared to Comparative Example 1, a low on-resistance and a high off-breakdown voltage can be realized, that is, a low on-resistance can be achieved while maintaining a high withstand voltage.
  • Example 1 the manufacturing method of Example 1 will be described as an example of the manufacturing method of the FET of the present invention.
  • the field effect transistor according to the present embodiment is manufactured as follows.
  • a GaN-based HEMT is fabricated on a sapphire substrate by MOCVD using a crystal growth device.
  • a sapphire substrate is set in a MOCVD reactor, and the surface of the C-plane sapphire substrate is heat-treated and cleaned in a hydrogen atmosphere, lowered to 510 ° C, and a buffer layer 21 made of GaN is formed on the substrate in a hydrogen atmosphere As a laminated structure, which is heated to a crystal growth temperature of about 20 ° C.
  • a 3 m undoped GaN layer (the carrier traveling layer 33 is in the vicinity of the interface with the noria layer of this undoped GaN layer)
  • an i-type A1N barrier layer (7.5 nm) made of undoped i-type A1N
  • an i-type AlGaN spacer layer made of undoped AlGaN having an A1 composition of 0.3 ( About 25nm).
  • the mobility of the channel can be further improved by providing an undoped AlGaN layer.
  • This i-type AlGaN layer is considered to function as a carrier supply layer. Reaction
  • the resist mask is patterned using photolithography technology, and as shown in FIG. 2, the portion where the channel 23a is formed is stepped and the side surface 140e is exposed by RIE. Etch deeper than the channel.
  • a plurality of stripe strips 40A are formed as stepped portions 40 in the AlGaN layer and the GaN layer.
  • Ti is formed in the order of lOnm and A1 in the order of 300 nm by sputtering, and TiZAl electrodes are formed by lift-off. Then anneal the electrode at 600 ° C.
  • Ni is deposited in sequence with lOOnm and Au is deposited with 150 nm, and the resist stripping lift-off is performed to make the NiZAu Schottky electrode the G electrode 186.
  • the source-drain electrode distance L is about 19 m and the gate electrode width (longitudinal direction).
  • each electrode for example, the G electrode is provided on the carrier traveling layer side and the S-D electrode is provided on the mesa structure portion side with the semiconductor structure interposed, for example, the mesa structure portion
  • the growth substrate is peeled off by laser lift-off, and a part of the laminated structure such as a buffer layer is removed by polishing, and a G electrode is formed on the removal surface.
  • a plurality of mesa structures 241-243 to be element regions 211-213 shown as a partial region 200a are provided in the carrier traveling direction as the semiconductor device 200 shown in the schematic plan view of FIG. A HEMT element and its device are manufactured.
  • the G electrode 185 is provided on the upper step portion 240t of the mesa structure portion relating to one element region, and the S electrode and the D electrode covering the side surface 240e and the lower step portion from the upper step portion are provided.
  • 100 element regions 211-3 of the mesa structure 240 (241-3) are provided, and as shown in the figure, a common electrode 185-6C is provided between adjacent element regions, and a groove 240g provided therebetween.
  • the S electrode 185C and the D electrode 186C are provided so as to cover the gap between adjacent mesa structures.
  • the source 185, the gate 186, and the drain electrode 187 in each element region are connected on the same plane as the S′D electrode formation surface of the groove bottom surface 240g by connecting the connection wiring 155-157. And one pad portion 185p-187p of each electrode is provided and connected to each other.
  • each element unit in this embodiment, an element unit having 100 element regions and one set of pad portions, the gate electrode width is about 100 mm in total, and divided into element chips,
  • the chip is mounted on a package.
  • the wire is connected from the electrode pad part 185p-7p to the electrode of the package by wire bonding.
  • wireless bonding such as flip chip bonding
  • the above-mentioned vertical FET structure with S'D electrode and G electrode facing structure a separate heat conductive substrate can be provided on the G electrode side, and the heat dissipation characteristics
  • the pad for wire bonding is not necessary and it is suitable for miniaturization.
  • inductance components due to wires and capacitance between wires and between semiconductor element bodies There is also a merit that can reduce the component.
  • Such semiconductor device HEMT obtained by the those of O-resistance 0.025 ⁇ 'cm 2 is obtained at 1A than the drain current value operation.
  • the HEMT carrier supply layer (typically n-type AlGaN) is not limited to this example, and the electron travel time is shortened by reducing the electron travel distance by reducing the thickness to about 2.5 nm or less.
  • the structure more suitable for high-speed operation such as increasing the aspect ratio, suppressing the short channel effect, and suppressing the leakage current.
  • each electrode portion and its formation region are provided with a plurality of stepped portions or concave portions having the same on the inner wall surface.
  • the mobile phone provided in each electrode forming region and the region between them.
  • the FET according to the first aspect of the present invention is formed on the first semiconductor layer having the nitride semiconductor power and the first semiconductor layer, and has a larger band gap energy and a residual donor than the first semiconductor layer.
  • a FET comprising a second semiconductor layer having a nitride semiconductor power with a concentration of 5 ⁇ 10 19 Zcm 3 or less, and an S electrode, a G electrode, and a D electrode respectively formed on the second semiconductor layer.
  • the S electrode and the Z or D electrode are formed on a step portion formed at least in a part of the second semiconductor layer.
  • the step portion is at least one of a stripe structure, a polygonal shape, and a circular shape in view of the S electrode and D electrode forming surface side forces.
  • the contact area at the interface with the electrode can be increased at the step, and the contact resistance of the ohmic contact can be lowered to improve efficiency.
  • the step portion is formed in a substantially flat plate shape when viewed from the S electrode and D electrode formation surface side, the flat step portion straddles the S electrode, and the end surface is the G electrode or the D electrode. Small It is extended until it reaches at least one side. With this structure, it is possible to reduce carrier leakage at the edge of the stepped portion and further reduce the interface resistance.
  • a semiconductor multilayer structure is formed by laminating a plurality of gallium nitride compound semiconductor layers, and the semiconductor layer has a first surface and a second surface facing the first surface. Forming a channel at a portion in contact with the second surface of the carrier supply layer and the second surface of the carrier supply layer, the band gap energy of which is smaller than that of the carrier supply layer.
  • An FET including an S electrode, a G electrode, and a D electrode formed on the first surface of the carrier supply layer, wherein the semiconductor layer is formed on the first surface.
  • a plurality of stepped portions that are recessed to a depth at which at least the channel forming portion is exposed are formed on the surface, S electrodes and D electrodes are formed on the stepped portions on the semiconductor layer, and at the interface with the stepped portions.
  • a one-mic contact is formed.
  • the stepped portion is a plurality of parallel stripe structures extending linearly along the carrier traveling direction in the channel on the semiconductor layer, and the channel forming portion is formed on the side surface of the stripe structure. It is in contact with the electrode.
  • the contact area between the channel forming portion and the electrode can be increased on the side surface of the stripe structure, and the contact resistance of the ohmic contact can be lowered to improve the efficiency.
  • the stripe structure further forms a protrusion in a direction perpendicular to the extension direction of the stripe.
  • the stepped portions are a plurality of depressions formed in a polygonal shape from the surface of the semiconductor layer.
  • the stepped portions are a plurality of depressions formed in a cylindrical shape from the surface of the semiconductor layer.
  • a step portion is also formed on the G electrode forming surface on the semiconductor layer. With this configuration, the step portion can be easily formed.
  • the s electrode and the Z or D electrode are layered on the first surface. In this way, by using the S electrode and the Z or D electrode as the electrode layer, it becomes easy to form the electrode on the stepped portion.
  • the carrier concentration of the carrier supply layer is 10 19 cm 3 or less. Thereby, a high breakdown voltage GaN-based field effect transistor can be obtained.
  • the twelfth aspect it is HEMT.
  • HEMT HEMT.
  • a highly efficient GaN-based HEMT with low contact resistance of ohmic contact can be obtained.
  • a method for manufacturing a field effect transistor comprising a carrier traveling layer and a carrier supply layer formed on the carrier traveling layer and having a band gap energy larger than that of the carrier traveling layer.
  • a step of forming a plurality of stepped portions that are depressed at least to a depth at which the channel forming portion is exposed on the surface of the carrier supply layer, and an S electrode and a D electrode are formed in layers in the stepped portion, Obtaining ohmic contact at the interface between the stepped portion and the electrode layer.
  • the contact area between the channel forming portion and the electrode can be increased at the step portion, and the contact resistance of the ohmic contact can be lowered to improve the efficiency.
  • an electrode is formed on the upper surface of the semiconductor layer 1A in order to reduce the contact resistance between the semiconductor layer 1A including at least the carrier traveling layer 33 and the carrier supply layer 34 which is the upper layer and the electrode layer 5A.
  • the stepped portion 40 is formed into a hollow pattern, but can be regarded as a convex portion or a protruding portion on the basis of the bottom surface.
  • an electrode is formed in layers on this. An example of such electrode formation will be described with reference to FIGS. 10A is a plan view of the electrode of the HEMT element according to Embodiment 1
  • FIG. 10B is a cross-sectional view taken along line bb of FIG. 10A, and FIG.
  • FIG. 10C is a modification of FIG. 10A.
  • the surface contacting the S electrode 35 and the D electrode 37 on the upper surface of the carrier traveling layer 33 is a stepped portion 40. And formed into a mesa structure formed on a plurality of stripe strips 40A. Further, an S electrode 35 and a D electrode 37 are formed on the surface of this mesa structure, and the uneven surface is covered as shown in the sectional view of FIG. 10B.
  • the contact area where the electrode layer 5A and the semiconductor layer 1A are in ohmic contact can be increased, and the contact resistance can be reduced.
  • the end surface of the channel 33a forming portion of the carrier traveling layer 33 is exposed on the side surface of each mesa so as to come into contact with the electrode.
  • the carrier supply layer has a low resistance
  • current can be passed upward through the AlGaN layer 14.
  • the doping amount of the AlGaN layer 14 is reduced, the carrier concentration is lowered and the amount of current flowing upward is reduced.
  • the energization is centered on the joint surface between the end face of the channel 13a and the electrode layer 5, and the contact area between the channel 13a and the electrode layer 5 is small, so that the contact resistance increases and the loss due to heat generation increases. was there. Therefore, as shown in FIG. 10B, the contact area between the semiconductor layer 1A and the electrode layer 5A is increased by making the semiconductor layer 1A uneven, and in particular, the contact area between the channel 33a and the electrode layer 5A is increased to increase the contact area from the channel 33a. Increase the amount of current flowing to the side to reduce the overall resistance!
  • the bottom of the stepped portion 40 preferably reaches at least the carrier supply layer 34 and is deeper than this so that the channel 33a forming portion is exposed on the side surface of the stepped portion 40.
  • the stepped portion 40 is formed along the direction in which the carrier travels in the channel 33a, that is, in the left-right direction in the example of FIG.
  • the stripe stripe 40A including the G electrode 36 portion is formed.
  • the contact area with the semiconductor layer 1A can be increased in the valleys between the slits.
  • the S electrode 35 and the D electrode 37 can be formed with a single stripe, and the step of forming the step 40 can be simplified as compared with the case where the steps of the S and D electrodes are formed separately.
  • the stripe from the S electrode 35 to the D electrode 37 is a stripe, the component through the carrier supply layer in the current flowing between the S'D electrode and the channel can be reduced. Therefore, it is possible to reduce the resistance.
  • the side force of the stepped portion is a hole to the G electrode. Can also be pulled out, which can further improve the breakdown voltage.
  • the Schottky contact of the G electrode has a band structure that lowers the potential energy on the gate side for the holes, the holes generated in the channel are attracted to the gate side with the lower potential energy. And discharged to the external circuit by the gate.
  • a stepped portion 40B is provided only in the formation portion of the S electrode 45 and the D electrode 47 without providing the G electrode portion except between the source and drain. It may be formed. 40B is a recess. As a result, the carrier travel region between the source and the drain becomes wider than in FIG. 10A.
  • a plurality of side surface force of the step portion of the stripe strip and a rectangular projection are formed on one step portion. You can also. For example, protrusions are formed in the direction perpendicular to the stripes.
  • the size of the protrusion can be variously formed by etching or the like, and a finer one is preferable. However, considering the breakdown voltage and reduction of contact resistance while maintaining the characteristics of GaN-based HEMT, it is 0.01 ⁇ m or more. 1 ⁇ m or less is preferred.
  • the projection can be further provided with a fine force.
  • another stepped portion having a planar shape is formed from the side surface of the stepped portion of the stripe.
  • protrusions are formed in the direction perpendicular to the stripes.
  • the G electrode is a flat surface. This makes it possible to obtain a highly efficient HEMT device with a larger contact area, although the processing of the stepped portion becomes complicated.
  • the size of the protrusion can be variously formed by etching or the like, and a finer one is preferable. However, considering the breakdown voltage and the reduction of contact resistance while maintaining the characteristics of GaN HE MT, it is 0.01 ⁇ m. Above, 1 m or less is preferable. Further finer protrusions can be provided on the protrusions.
  • the stepped portion is not limited to a continuous stripe, but can be cut into pieces.
  • a number of rectangular steps are formed so as to overlap the formation portions of the S electrode 45C and the D electrode 47C including the G electrode 46C portion formed in the semiconductor layer 44C.
  • the difference portions 40D are formed at predetermined intervals.
  • a rectangular 40D is arranged in a grid pattern. Needless to say, it is of course possible to arrange in an offset form. Or, it is not limited to a rectangular shape, and various recess patterns can be adopted.
  • a cylindrical stepped portion may be provided so as to overlap the formation portion of the S electrode 55 and the D electrode 57 without being provided on the G electrode. By making the stepped portion into a cylindrical recess, it can be easily produced by photolithography with high productivity.
  • the size of the indentation pattern that is, the distance between adjacent cylindrical recesses is about 1 ⁇ m or less. It is preferable to do this.
  • the S electrode 65 and the D electrode 67 including the G electrode 66 formed in the semiconductor layer are overlapped with each other.
  • a plurality of triangular prism-shaped step portions 40F are formed.
  • triangles are particularly advantageous from the viewpoint of increasing the contact area because they can have the largest surface area among polygons.
  • Electron beam lithography or the like can be suitably used to form a fine depression pattern such as a triangular shape.
  • a plurality of step portions are formed with hexagonal column-shaped recesses so as to overlap the formation portions of the S electrode and the D electrode including the G electrode portion. As a result, it can be formed easily and with high yield without requiring photolithography accuracy.
  • the stepped portion can be formed in an uneven shape with various patterns such as a polygonal shape, a circular shape, and an elliptical shape.
  • the shape and dimensions of the stepped portion depend on the size of the field-effect transistor used, the size of the electrode, the processing accuracy, etc., but the channel formation portion is exposed at the interface between the semiconductor layer and the electrode layer, particularly the side surface portion. It is preferably set so that a low resistance ohmic contact can be obtained.
  • it can also be made into a conical shape whose upper surface is substantially flat as a column with a sloping side surface that is only a column shape.
  • such a concavo-convex pattern may not be formed so as to be strictly included in the region where the electrode is formed, but may partially protrude from the electrode formation region. . Since the concave / convex pattern only needs to be formed to such an extent that the contact resistance between the electrode and the semiconductor layer can be sufficiently reduced, it is not necessary to improve the alignment accuracy during electrode formation accompanying the formation of the concave / convex pattern. Thus, the manufacturing cost can be reduced without causing a decrease.
  • the amount of current that flows to the side wall of the step portion of the channel force can be increased, which can also reduce the resistance.
  • Carrier supply layer resistance This is because, in particular, when the value is high, it is lower resistance when the channel force also escapes to the sidewall. In order to increase the amount of current drawn to the side wall, it is only necessary to relatively reduce the amount of current that flows to the channel force carrier supply layer. For this purpose, for example, a structure as in Example 3 described later can be employed.
  • Example 3 in which the stripe strips shown in FIG. 8 (b) are formed as stepped portions as a GaN-based HEMT is compared with Comparative Example 2 in which no stripe is formed.
  • an undoped i-type GaN layer is stacked on the carrier traveling layer, and an undoped i-type AlGaN layer is stacked 30 nm on the carrier supply layer, and a stripe stripe (width 5 ⁇ m, Length 170 / zm).
  • Comparative Example 2 is the same except that no stripe is formed.
  • Comparative Example 3 the same as Comparative Example 1 except that the spacer layer i-type AlGaN is 6 nm and the carrier supply layer Si is 1 ⁇ 10 19 cm— 3 doped n-type AlGaN layer is 12 nm. In this way, GaN HEMTs are manufactured.
  • Figure 13 shows the static characteristics obtained with these HEMT devices.
  • Example 1 is indicated by a bold line
  • Comparative Example 1 is indicated by a thin solid line
  • Comparative Example 2 is indicated by a wavy line.
  • the maximum value of the drain current Id can be increased more than twice compared with Comparative Example 1 without forming stripes.
  • the HEMT of Example 1 can obtain the same drain current as the HEMT of Comparative Example 2. As described above, according to this embodiment, more drain current can be obtained by forming the step portion, and even when an undoped carrier supply layer is used, a doped carrier supply layer is obtained. A drain current comparable to that obtained when using can be obtained. As a result, the on-resistance of the HEMT element is reduced, and the efficiency can be improved and the withstand voltage can be increased. Therefore, it is possible to cope with further higher output of the HEMT element. These points are important advantages in GaN-based HEMT devices that target high power and high frequency devices.
  • Example 4 the undoped A1N layer of the spacer layer and the undoped AlGaN layer of the carrier supply layer are used as the upper layer on the carrier traveling layer, and a triangular step portion as shown in FIG. 12 is formed on the surface.
  • a HEMT Furthermore, as Comparative Example 4, no step portion is formed.
  • Fig. 9 shows the static characteristics obtained by these HEMT devices as the drain current I against the drain-source voltage V.
  • the drain current can be dramatically increased by forming the stepped portion. Also, higher drain current is achieved compared to HEMT with n-type AlGaN layer instead of undoped AlGaN layer as the carrier supply layer, which has a larger number of carriers.
  • the HEMT according to Comparative Example 5 in which the carrier supply layer is an n-type AlGaN layer has a relatively low breakdown voltage.
  • the spacer layer is changed from AlGaN to A1N, the mobility of the carrier is increased, but the force has been a problem that the contact resistance is increased due to the increased barrier.
  • the electrode according to the present embodiment Since the contact resistance can be reduced by applying the structure, it is extremely effective. From these facts, it is possible to confirm the superiority of applying this embodiment to the HEMT using the undoped A1N layer as the spacer layer.
  • the present invention is applied to the GaN-based HEMT.
  • the present invention is applied to other III-V group semiconductors such as GaAs.
  • a GaAs compound semiconductor has a narrow gap with a narrow band gap, even if the carrier supply layer is undoped, a relatively high ohmic junction can be obtained immediately. While such a structure does not necessarily result in dramatic improvements, it can be used in practice.
  • this configuration for GaN-based HEMTs with wide gaps it is possible to further demonstrate the advantages of GaN that are superior to GaAs in terms of physical properties, and to realize higher performance devices.
  • the field effect transistor of the present invention can be applied to the HEMT of the above-described embodiment in which the electron mobility of the carrier traveling layer is high, and can also be applied to elements such as MISFETs and MOSFETs. It can also be applied to flip-chip mounting with a face-down structure, and vertical FETs with a structure in which each electrode faces each other with a semiconductor structure in between.

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Abstract

（課題）オフ耐圧を維持して、オン抵抗低減する電界効果トランジスタを得る。 （解決手段）窒化物半導体層が複数設けられた積層構造20にキャリア走行層23を有し、該積層構造上に設けられたゲート電極186と、該ゲート電極を挟むソース電極185、ドレイン電極187のFETで、積層構造が、ゲート電極両側にキャリア走行層の端部を露出させる側面140eを備えた段差部を有し、その段差部側面の電極の一部が、段差部上段140tの表面に設けられ、上段に設けられた各電極一部が、キャリア走行方向において、側面からゲート電極側の各電極端部までの距離Ｌと、が、Ｌ≦１０μｍであり、前記距離L［μｍ］が１以上１０以下の範囲において、距離Lにおける TLM法によるソース、ドレイン電極の接触抵抗Rc［Ω・mm］が、（L, Rc）＝（１，２）と（１０，５）の線分よりも低い値である電界効果トランジスタ。

Description

電界効果トランジスタ及びその装置
技術分野
[0001] 本発明は、窒化ガリウム系化合物半導体を用いた電界効果トランジスタに係り、特 に、メサ構造上面にゲート電極、側面にソース電極、ドレイン電極を有する電界効果 トランジスタに関する。
背景技術
[0002] 半導体層を積層して構成された電界効果トランジスタ（FET: Field effect Transistor )は、高周波かつ高耐圧で動作可能な高出力パワー半導体装置として期待され、 M ESFET (Metal Semiconductor FET)や高電子移動度トランジスタ（HEMT: High Ele ctron Mobility Transistor)等が提案されている。近年、窒化ガリウム系化合物を用い た HEMT (以下、「GaN系 HEMTJとも!/、う）が、次世代型の高速 FETとして注目さ れている。 GaN系 HEMTは Si系化合物や GaAs系化合物等に比べて、その材料特 性から、 1.バンドギャップが広ぐ電子有効質量から見積もられる電子の飽和電子移 動度も高いこと、 2.破壊電界が大きいこと、 3.高温でも安定しているため、内燃機関 の近傍等の高温領域でも使用できる等、応用分野が広いこと、 4.原材料となる窒化 ガリウム系化合物半導体自身が基本的に無毒の材料であること、等の優れた利点が あるため、より大出力で高耐圧かつ高温動作可能な高周波デバイスを実現できる可 能性がある。
[0003] 図 1Aに示す GaN系化合物の HEMTの一例は、サファイア基板 11上に GaNバッフ ァ層 12を介して、キャリア走行層のアンドープ GaN層 13、チャネルの波動関数が染み 出しても高い移動度を好適に確保するスぺーサ層のアンドープ AlGaN層 18、キヤリ ァ供給層（電子供給層）の n型 AlGaN層 14を順次積層している。スぺーサ層は、電 子を失った不純物イオンの電気的影響がチャネルに及ぶのを抑制して、チャネルに おける電子の走行に影響を与えないようにする。また n型 AlGaN層 14の上面には、ソ ース電極（以下、 S電極、単に「S」とも!/、う） 15、ゲート電極（以下、 G電極、単に「G」と いう） 16、ドレイン電極（以下、 D電極、単に「G」という） 17がそれぞれ形成される。この HEMTは、層 14が層 13に電子を供給し、供給された電子は層 13の最上層部で層 14 に接する領域 13aにチャネルを形成する。ドレイン電圧を印加すると、 S電極 15から電 子がキャリア供給層 14に注入され、チャネル 13aを高移動度で走行し、再び層 14を通 過して、 D電極 17に流れる。ここで、 G電極に印加される電圧に応じてチャネル領域 が制御されるため、 G電極に印加する電圧を制御することにより、 S電極と D電極間に 流れる電流量が制御されることになる。
特許文献 1：特開 2003— 045898号公報
特許文献 2：特開平 9 082693号公報
特許文献 3 :特開平 5— 218099号公報
特許文献 4：特開平 9 064341号公報
特許文献 5：特開平 2003-258005号公報
非特許文献 1 :M. Miyoshi et al, Jpn J. Appl. Phs., Vol. 44, No.9A (2005), p. 6490- 6494
非特許文献 2 : D. Qiao et al., Applied Physics Letters, Vol. 80, No. 6 (2005), p.992- 994
発明の開示
発明が解決しょうとする課題
[0004] このような GaN系 HEMTをより高出力化するためには、抵抗成分を下げ更なる高 効率ィ匕を図る必要がある。抵抗値を下げる要因としては、主にチャネル層内部での 抵抗と、 S電極及び D電極と半導体層との接触抵抗がある。この内、電極と半導体層 との接触抵抗は、主に、図 1Aに示すように、半導体層 1上面に設けられた電極層 5と の接触界面で発生する。別の例として半導体積層構造の表面全体を広く覆うように 電極層が配置される構成では、素子の電流はチャネルである領域力 キャリア供給 層である AlGaN層を通過して電極層側に流れ込む。この構造では、 AlGaN層の抵 抗値が高くなると、電流が流れ難くなり電極との界面で接触抵抗が増加する。
[0005] 特に GaN系 HEMTにおいては、 GaAs系の HEMTと比較して、低オン抵抗を維 持しつつ、耐圧が 1桁ほど高くできるという優れた性質を有している。 GaN系 HEMT の特有の耐圧をさらに高めて利用するには、キャリア供給層として働く AlGaN層のド 一プ量を減らしてアンドープに近付けることが望まれる。しかしながら、 AlGaN層をァ ンドープに近付ける程キャリア密度が低下し、導電率が低下して抵抗率が上がると 、 う問題があり、これによつて電極界面での接触抵抗が増加しオン抵抗が増大するとい う問題が生じていた。キャリア供給層として働く層と電極との接触抵抗が高ければ、窒 化ガリウムの特性を十分に生かすことができない。このように、特に GaN系 HEMTで は高耐圧化と低抵抗化とはトレードオフの関係にあった。
[0006] 図 1Bは、上記非特許文献 1, 2の素子構造を示すもので、ソース'ドレイン電極 (以 下、 S 'D電極という）は、自己整合的に形成され (文献 1)、その電極形成位置を制御 することが開示 (文献 2)されるが、チャネル端部に接触する電極の信頼性、生産性に 難がある。
また、特許文献 1, 2には、メサ側面に設ける S 'D電極について、メサ上面近傍を露 出させること（文献 1)、上面の一部を覆って形成すること（文献 2)が記載され、文献 5 には D電極を上層と溝部底面の n型層とに接続することが開示され、特許文献 3, 4に は、 S 'D電極をいくつかの溝部に跨って形成する構造が記載されている。しかし、メ サ構造及び側面電極構造、又は半導体積層構造の適応は半導体材料により異なり 、 GaN系 FETにおいて、具体的にどのような構造とすべきかについて記載されてい ない。
[0007] 本発明は、このような問題点を解決するためになされたものである。本発明の主な 目的は、電極界面との接触抵抗を低減した高効率な電界効果トランジスタ及びその 製造方法を提供することにある。
課題を解決するための手段
[0008] 以上の目的を達成するために、本発明の電界効果トランジスタ（以下、 FETともいう） の基本構造は、窒化物半導体層が複数設けられた積層構造にキャリア走行層を有し 、積層構造上に設けられたゲート電極と、ゲート電極を挟むソース電極、ドレイン電極 を有する電界効果トランジスタであって、積層構造が、ゲート電極両側にキャリア走行 層の端部を露出させる側面を備えた段差部を有し、段差部側面に、少なくとも前記キ ャリア走行層端部と接続された、ソース電極、ドレイン電極が設けられ、ソース電極、ド レイン電極の一部力 段差部上段の表面に設けられて 、る。 [0009] 本発明の第 1の態様に係る FETは、上記基本構成において、上記距離 Lが 10 m 以下で、距離 L[ m]が 1以上 10以下の範囲において、距離 Lにおける TLM(Trans mission line measurement)法によるソース、ドレイン電極の接触抵抗 R [ Ω 'mm]力 ( L, Rc) = (2, 1)と（5, 10)の線分よりも低い値である。このようなメサ構造の FETとす ることで、上記基本構造に適したソース'ドレイン電極で、接触抵抗を下げて、オン抵 抗、オフ耐圧に優れた FETとできる。
[0010] 本発明の第 2の態様に係る FETは、上記基本構成において、段差部上段に設けら れたソース電極、ドレイン電極の一部力 キャリア走行方向において、側面からゲート 電極側の各電極端部までの距離 L力 0. 1≤L≤5 mであることにより、接触抵抗 を低減して、量産性'信頼性を挙げることができ、オン時の抵抗を低減して、オフ時の 高耐圧のものとできる。
[0011] また、第 3の態様に係る FETでは、ソース電極、ドレイン電極の上段部の接触抵抗 力 前記側面のキャリア走行層端部、若しくはその近傍における接触抵抗より、大き いものとなるように、半導体構造 (積層構造の各層）、メサ構造、電極構造として、上 記効果を高めることができる。
[0012] 本発明のその他の態様に係る FETでは、上記各態様に組み合わせて
(1)積層構造が、キャリア走行層を有する第 1の半導体層の上に、キャリア走行層より もバンドギャップエネルギーの大きな窒化物半導体の第 2の半導体層を有し、第 2の 半導体層表面に前記ソース電極、ドレイン電極の一部が設けられている、（2)ソース 電極、ドレイン電極が、段差部の下段部に延在して設けられ、下段部の窒化物半導 体層が、前記キャリア走行層と同じ窒化物半導体層である、（3)段差部が、段差部間 の上段部に前記ゲート電極を有し、該ゲート電極幅方向の断面が、ゲート電極側が キャリア走行層よりも幅の狭いメサ形状のメサ構造部を有する、（4)段差部上段に設 けられた前記ソース電極、ドレイン電極一部力 キャリア走行方向において、前記側 面力 前記ゲート電極側の各電極端部までの距離 L力 0. 5≤L≤5 mである、（5 )キャリア走行方向にいて、段差部側面の幅 d
eと前記側面から前記ゲート電極側の各 電極端部までの距離 Lとの比、 d ZL、力^〜 ΙΖΙΟである、（6)段差部の深さ hと、前 e
記キャリア走行方向における段差部側面の幅 dとの比、 h/d、力 〜： LZ3であ e e る、各態様に係る構成を用いることができる。
[0013] 上記（1)の態様では、メサ構造部の上部に設けられたソース'ドレイン電極の接触抵 抗を、側面に比して高く設定でき、上記（2)の態様では、下段部まで各電極が設けら れることで、生産性'信頼性に優れた電極とでき、上記 (3)の態様ではメサ構造部を ゲート電極が設けられた素子領域とした FETとなり、上記 (4)の態様では、メサ構造部 における各電極を好適に制御でき、上記（5)の態様では、上記基本構造などの各態 様に適した側面、その傾斜と、上部の電極とでき、素子特性を向上でき、上記（6)の 態様では、側面の傾斜をなだらかな勾配として、素子特性、量産性、信頼性に優れる FET力 S得られ、る。
[0014] また、本発明の第 4の態様では、素子領域のメサ構造部を複数備えた FETの半導 体装置において、上記各態様と組み合わせること、更に (a)段差部で挟まれたメサ構 造部を 1つの素子領域として、前記積層構造に複数の素子領域が併設され、前記ソ ース電極、ドレイン電極が、それぞれ、隣接する前記素子領域間に跨って設けられた 共通電極である、（b)積層構造において、メサ構造部間の段差部下段の電極形成層 上に、前記複数の素子領域に設けられたソース電極、ドレイン電極を、それぞれ、互 いに接続する接続配線を有する、ことで、好適な素子領域の集積構造とできる。
[0015] 以上の第 1の実施形態に係る各態様は、以下の第 2の実施形態、それに係る各態 様と組み合わせて実施しても良ぐ別々に実施しても良い。
第 2の実施形態に係る第 5の態様においては、（A)電極形成面内において、積層 構造が、段差部に囲まれた溝部、若しくは複数の段差部を含む溝部を有し、溝部が 、ソース電極、ドレイン電極内に複数設けられている、（B)溝部が、前記キャリア走行 方向に延伸した長手形状である、（C)溝部力 前記ソース電極とドレイン電極間に延 在して設けられている、の各構成により、ソース'ドレイン電極の接触抵抗低減に寄与 できる。
発明の効果
[0016] 本発明の FETでは、段差部、メサ構造部を有して、ソース 'D電極が好適な低接触 抵抗化、更には生産性 ·信頼性に富み、引いてはオン時の低抵抗化、オフ時の高耐 圧化が可能な FET、 HEMTとできる。 図面の簡単な説明
[図 1A]本発明と比較のための GaN系化合物を用いた HEMT構造の一例を示す概 略断面図である。
[図 1B]本発明と比較のための GaN系化合物を用いた HEMT構造の一例を示す概 略断面図である。
[図 2A]本発明の一実施の形態に係る FETの一例を示す概略断面図である。
[図 2B]本発明の一実施の形態に係る FETの一例を示す概略平面図である。
[図 3]本発明の一実施の形態に係る FET、及びその装置の一例を示す概略断面図 である。
[図 4]本発明の一実施の形態に係る FET、及びその装置の一例を示す概略平面図 である。
[図 5]本発明の一実施の形態に係る FETの一例を示す概略平面図である。
[図 6]本発明の実施例 1と比較例 1に係る HEMTの静特性を示すグラフである。
[図 7]ドレインソース間電圧 V に対するドレイン電流 Iをゲート電圧 Vで制御する様
DS D G
子を示すグラフである。
[図 8]本発明の一実施形態に係る距離 Lと接触抵抗 Rとの関係を示すグラフである。
[図 9]本発明の実施例 4と、比較例 4, 5に係る HEMTの静特性を示すグラフである。
[図 10A]本発明の一実施形態 (第 2の実施形態）〖こ係る FETの電極構造の一例を示 す概略平面図である。
[図 10B]図 10Aの b— b断面を示す概略断面図である。
[図 10C]図 10Aに係る実施形態の変形例に係る FETのの電極構造の一例を示す概 略平面図である。
[図 11]本発明の一実施形態 (第 2の実施形態）に係る FETの電極構造の一例を示す 概略平面図である。
[図 12]本発明の一実施形態 (第 2の実施形態）に係る FETの電極構造の一例を示す 概略平面図である。
[図 13]本発明の実施例 3と比較例 2, 3に係る HEMTの静特性を示すグラフである。
[図 14]本発明の実施例 1と比較例 1に係る HEMTのオン抵抗特性を示すグラフであ る。
[図 15]本発明の実施例 1と比較例 1に係る HEMTのオフ抵抗特性を示すグラフであ る。
符号の説明
[0018] 100 HEMT、 200半導体装置； 200a装置の一部、 1 (1A)半導体層（積層構造） 、 5 (5A)電極層、 11サファイア基板、 12 ノ ッファ層、 13アンドープ GaN層； 13a 領域，、 14 n型 AlGaN層、 15〜17ソース，ゲート， D電極、 18アンドープ AlGaN 層、 33 (23)キャリア走行層； 33a (23a)チャネル、 34 (24)上層（キャリア供給層， バリア層，スぺーサ層）、 20半導体積層構造、
35 (45, 45C, 65, 85) , 185ソース電極； 85p, 185p ノッド部； 155接続配線部； 185C共通電極
36 (46, 46C, 66, 86) , 186ゲート電極； 186p ノッド部； 156接続配線部
37 (47, 47C, 67, 87) , 187ドレイン電極； 187p ノッド部； 157接続配線部； 187
C共通電極
40段差部分；凹部 (40A, 40Bストライプ条; 40D矩形状; 40F三角柱状）、 40h 端縁
140, 241〜243メサ構造部； 140t (243t)上段部（上面）； 140g下段部 (溝部底 面）； 140e傾斜面 (メサ構造側面，段差部）； 141b, 240b〜243b底面部、 210-2
13素子領域
発明を実施するための最良の形態
[0019] 以下、本発明の実施の形態を図面に基づいて説明する。ただし、以下に示す実施 の形態は、本発明の技術思想を具体ィ匕するための電界効果トランジスタ及びその製 造方法を例示するものであって、本発明は電界効果トランジスタ及びその製造方法 を以下のものに特定しない。また、本明細書は特許請求の範囲に示される部材を、 実施の形態の部材に特定するものでは決してな 、。特に実施の形態に記載されて 、 る構成部品の寸法、材質、形状、その相対的配置等は特に特定的な記載がない限り は、本発明の範囲をそれのみに限定する趣旨ではなぐ単なる説明例にすぎない。 なお、各図面が示す部材の大きさや位置関係等は、説明を明確にするため誇張して いることがある。さらに以下の説明において、同一の名称、符号については同一もしく は同質の部材を示しており、詳細説明を適宜省略する。さらに、本発明を構成する各 要素は、複数の要素を同一の部材で構成して一の部材で複数の要素を兼用する態 様としてもよいし、逆に一の部材の機能を複数の部材で分担して実現することもでき る。
図 2 (図 2A概略断面図、図 2B概略平面図）に、本発明の一実施の形態に係る FET として、 GaN系 HEMT100を構成する一例を示す。この図に示す HEMT100は、キヤ リア走行層 23、その上層（キャリア供給層） 24を順次積層し、また上層 24の上面に、 S 電極 185、 G電極 186、 D電極 187を形成している。この構造の GaN系 HEMT100は、 上層 24、若しくは端部に設けられた電極力 キャリア走行層 23に電子を供給し、供給 された電子はキャリア走行層 23の上部でキャリア供給層 24との界面に形成されるチヤ ネル 23aを高移動度で走行する。チャネル 23aのキャリア濃度は、 G電極 186に印加さ れるゲート電圧によって形成される空乏層により制御される。この例では、キャリア走 行層 23としてアンドープの i型 GaN層、キャリア供給層として n型 AlGaN層を採用して V、る。このキャリア供給層はキャリア濃度を増すためにドーパントでドープして 、るが、 ドープ量を下げたりアンドープにしたりすることで耐圧を高めることもできる。 n型 AlGa N層のドープ量は、 1018cm 3〜1019cm 3程度としている力 耐圧を向上させるために は 1018cm 3以下とすることが好ましぐさらにアンドープとすることで残留電荷を 1016c m 3程度とすることができる。一方でキャリア走行層は適切なドーパントでドープして、 チャネル以外のキャリア走行層におけるキャリア走行を軽減してもよ 、。キャリア走行 層に n型不純物をドープする場合、 n型もしくは n+型ではキャパシタンスの形成によ りスィッチオフ時に意図しない電流が流れることがあるため、 n—型が好ましい。このよ うに、キャリア走行層のキャリア濃度によりオフ特性を制御できる。また、ノーマリオフ 型の場合は、キャリア走行層を i型層、例えば、アンドープ層とすることが好ましい。一 方で、窒化物半導体層は、形成時に窒素抜けなどで n型となり易いため、それを補償 できる程度に P型不純物をドープすることもできる。なお、本明細書においてアンド一 プとは、形成時に意図的にドーパントを添加しないものであり、例えばドーパント濃度 が 1017cm 3以下もしくはドーパントを含まな 、ものを 、う。 [0021] キャリア走行層、チャネルの上に設ける半導体層としては、上層として少なくとも第 2 の半導体層が設けられ、この層としては、バンドギャップエネルギーの大きな層のバリ ァ層、電極との間に介在するスぺーサ層、 S 'D電極の下層としてコンタクト層を設け ることもできる。種々の FET構造に応じて、絶縁膜層を適宜電極下側に設けることも できる。
また、この例では、 FETとして、電子をキャリアとしたュ-ポーラ素子の HEMTであ る力 ホールをキャリアとする場合には、上記ドーパント、導電型層として、 p型不純物 、p型層を用いる。
[0022] キャリア供給層 34の上面に形成される各電極の内、 S電極と D電極はキャリア供給 層若しくは段差部側面におけるキャリア走行層端部に電流を供給するためにォーミツ ク電極が好適に用いられ、 G電極はキャリア走行層に形成される空乏層を制御性よく 形成しキャリア供給層から供給された電子を制御できるようにショットキー電極が用い られる。
[0023] これらの電極は、図示しないがォーミック接合特性、ショットキー接合特性を得るた めのコンタクト層を各々介在させることもできるし、複数の層からなる金属層や合金層 及びそれらの組合せを適宜用いることができる。例えば、 S電極と D電極は、キャリア 供給層上に形成されたォーミックコンタクト層との界面でォーミック電極を構成し、一 方 G電極は、半導体の上層（キャリア供給層）上に形成されたショットキーコンタクト層 に接触する界面でショットキー接合特性を有することができる。
[0024] 電界効果トランジスタにおいては、キャリア供給層、上層中のドナーからキャリアとな る電子が放出される力 このキャリア電子はキャリア供給層中に留まっているより、より 電子親和力の大きいチャネル中に引き込まれ界面近傍に蓄積される。この蓄積され た電子はドーパントによる散乱を受けないため、チャネル中を高移動度で走行するこ とができる。一方、図 7に示すように、 S電極と D電極との電極間にドレインソース間電 圧 V を印加すると、チャネルを介して S電極と D電極の間にドレイン電流 Iが流れる
DS D
。また G電極にゲート電圧 Vを印加すると、その電圧に応じて G電極の下に発生する
G
空乏層が延びるため、図 7に示すようにゲート電圧 Vでドレイン電流 Iを制御すること
G D
ができる。また、 G電極直下のショットキーコンタクト層は、 G電極とチャネルの間を流 れる電流 (ゲートリーク電流）を抑えるためのノリア層として働き、一方ォーミックコンタ タト層は S電極及び D電極のォーミック電極としてのコンタクト抵抗を低減する作用を 奏することができる。
[0025] (窒化物半導体層）
GaN系 HEMTは、窒化ガリウム系化合物半導体で構成される。窒化ガリウム系化 合物半導体層は、基板上に必要に応じてバッファ層を形成し、さらにキャリア走行層 3 3、キャリア供給層 34を順にェピタキシャル成長し、さらに電極を積層して形成すること ができる。なおバッファ層は、 GaN等のェピタキシャル層と格子整合する基板を用い る場合は必ずしも必要でない。結晶成長方法としては、例えば、有機金属気相成長 法 (MuCVD： metaト organic chemical vapor deposition)、 ノヽイドフイド気ネ目成長法 ( HVPE)、ハイドライド CVD法、 MBE (molecularbeam epitaxy)等の方法が利用でき る。窒化ガリウム系化合物半導体は、一般式が In Al Ga N (0≤x、 0≤y、 x+y≤
x y Ι-χ-y
1)であって、 Bや P、 Asを混晶してもよい。また、各半導体層、各層、例えばキャリア 供給 ·走行層は、単層、多層を特に限定しない。また、窒化物半導体層には n型不純 物、 ρ型不純物を適宜含有させることもできる。 n型不純物としては、 Si、 Ge、 Sn、 S、 0、 Ti、 Zr等の IV族、若しくは VI族元素を用いることができ、好ましくは Si、 Ge、 Snを 、最も好ましくは Siを用いる。また、 p型不純物としては、特に限定されないが、 Be、 Z n、 Mn、 Cr、 Mg、 Ca等が挙げられ、好ましくは Mgが用いられる。これにより、各導電 型の窒化物半導体を形成することができる。また半導体構造を形成する成長用の基 板はサファイア基板や GaN基板等が利用でき、また熱伝導が高く放熱性に優れた Si C基板、 CuW基板等も利用できる。熱伝導性基板としては、その他 Al、 Cu、 W等の 金属、 A1N、 SiC、ダイヤモンド、銅ダイヤモンド、 GaN, Si等及びその混晶、合金、 混合物等を用いることができ、放熱を担える基体であれば、金属以外でも榭脂類や ガラス類等、材料組成、形状は限定されない。
[0026] (ソース電極 35(185),ゲート電極 36(186),ドレイン電極 37(187))
S電極 35、 G電極 36、 D電極 37等の電極は、典型的には素子を構成する半導体材 料とは異なる組成から形成され、例えば Ti、 Al、 Cu、 W、 Au、 Ag、 Mo、 Ni、 Pt、 In 、 Rh、 Ir、 Cr等導電性に優れた材質で構成される。また金属材料に限定せず、導電 性酸化物、導電性を有する導電性プラスチック等も利用できる。さらに電極は単一元 素の材料のみならず、合金化、共晶化、混晶等、複数の元素で構成し、例えば ITO や酸ィ匕亜鉛 (ZnO)等が利用できる。さらにまた 2層以上の層構造も採用できる。好ま しくは、 AlGaN系や GaN系半導体層に対するォーミック電極の一例として、 TiZAl 系電極、ショットキー電極の一例として NiZAu系材料カゝらなる電極が採用される。こ れによって HEMT用電極として要求されるォーミック特性、ショットキー特性等にお いて良好に機能する。例えば S電極、 D電極のォーミック接触を得るためには Ti/Pt 、 TiZAu、 TiAl、 VZAl系金属が使用され、 800°C〜950°Cなどの温度にてァニー ルが行われている。また G電極には、 WZAu、 NiZAu、若しくは Au、 Cu、 Ni等が 使用される。 G電極の断面形状は、 T字型、 I型等特に限定されないが、断面が丁字 型の G電極とすると電極の断面積が増え電極抵抗を低減できるので、動作周波数の 高周波における特性を向上させることもできる。また、ォーミック電極とワイヤとの密着 性等を考慮して、半導体層との接触面にパッド電極を形成してもよい。パッド電極の 上には、外部電極等と接続させるためのメタライズ層（バンプ)を好適に形成する。メ タラィズ層は、 Ag、 Au、 Sn、 In、 Bi、 Cu、 Zn等の材料力 成る。電界効果トランジス タの電極形成面側をサブマウント上に設けられた外部電極と対向させ、バンプにて各 々の電極を接合してもよい。サブマウントに対してはワイヤ等が配線される。なお、本 明細書にお 1ヽて、例えば TiZAlとは、半導体側から Tiと A1が順に積層された構造を 指す。
また G電極は、ノ ッファ層の一部又は全部を除去した部位に設けること、半導体構 造を挟んで S 'D電極に対向する G電極とする素子構造とすること、もできる。これによ りバッファ層の悪影響、すなわち典型的にはリーク電流やオフ電流等を低減すること ができるので、 FETの電気特性の向上を図ることができる。また、電極と半導体層と の密着性の向上も図られる。また HEMT表面であるソース ·ゲート間とゲート'ドレイ ン間は、保護膜で被覆すると良い。このような保護膜として、窒化珪素、酸化アルミ- ゥム、ニオブ酸ィ匕膜等が挙げられる。 SiNをスパッタ等により積層させる保護膜とする と、 HEMTの物性上好ましい。さらに好ましくは、酸ィ匕アルミニウム膜 (Al O )からな
2 3 る絶縁膜を含有する膜が好まし ヽ。酸ィ匕アルミニウム膜を用いた絶縁膜の電流リーク 特性は、広範な電圧印加範囲にわたって SiN膜に比して良好な絶縁特性を有する ので、窒化物系半導体 (その中でもとりわけ AlGaN、さらに好ましくは Al . Ga . N)と
0 2 0 8 の関係においては、特に酸ィ匕アルミニウム膜が好ましい。
[0028] 基板及びバッファ層は除去されると、ノ ッファ層の存在によりリーク電流が生じてリ ークパスが形成されることを防ぎ、好ましい。基板のみならずバッファ層まで除去する こと、例えば、基板剥離後に半導体構造の一部を研磨してバッファ層を除去すること 、でこれを防止することも可能となる。また、成長初期のバッファ層、下地層などは、結 晶性が悪い傾向にあり、その場合、その部分カ^ークパスとなるため、結晶性の悪い 深さで除去して、キャリア供給層 ·走行層、第 1、 2半導体層が形成されることが好まし い。基板は、全て除去すれば、ノ ッファ層の除去が容易になる。
[0029] 段差部分 (40, 140e-143e, 240e)、若しくはメサ構造部 (140-143 , 241-243)は、キヤ リア走行層 33及びキャリア供給層 34などの半導体積層構造 1A,20にエッチング等によ り形成される。エッチングの方法は、例えば、レジストパターンや保護膜パターンなど のマスクを介して、 R1E (reactive ion etching)やイオンミリング（ion milling)等で行うこ とができる。同様に、段差構造のその他の形成方法としては、結晶の成長速度の違 いを利用した再成長により段差構造、より具体的には、キャリア走行層を成長した後、 一部を保護膜、 SiO
2、などで覆い、開口部を選択的に成長させることで段差構造と することちでさる。
[0030] [第 1の実施形態]
(段差部'メサ構造部）
本発明の第 1実施形態に係る段差部 (140 、メサ構造部 140は、図 2Aの概略断面 図に示すように、その段差部側面 140eに、 S電極、 D電極の少なくとも一方、具体的 には少なくとも D電極、好ましくは両方を設け、その電極が段差部の上段 140tに一部 延在して設けられる。具体的には、段差部の下段部 140g(240g)にまで延在して設けら れる。側面部の電極は、側面に、半導体積層構造 20の一部として少なくともキャリア 走行層 23の端部が露出され、それに電気的に接続して、好ましくは直接接触して設 けられる。
[0031] 具体例としては、該段差部に挟まれたメサ構造部 140が、半導体構造 20に設けられ 、そのメサ構造部 140を素子領域 210として、素子のキャリア走行層を有する。 G電極 は、実施例 1のように、メサ構造部上 140tに設けられる力 半導体構造のメサ構造部 1 40に対向する面側を G電極形成面としても良い。
本発明の基本構造は、上述の通りであり、この構造に適した以下の構成を具備する
[0032] 一実施形態として、図 2, 5などに示すように、上記段差部の上段 140tに設けられた 一部電極の G電極側端部力も段差部上段の端部側面までの距離 Lが、 0<L≤ 10 m、好ましくは 0. 1 μ m以上、 5 μ m以下の範囲とする。これは、 0. 1 m以下である と、上段部の一部電極が微細となるため、生産性 ·信頼性に劣る傾向にあり、また、各 電極、特に G電極の位置精度、その G電極との距離の精度が素子特性の要因として 大きくなるためである。また、後述の図 8に示すように 5 m以下であると、 TLMの接 触抵抗を十分に小さなものとできる。
[0033] また、別の実施形態として、上述の通り、メサ構造部 140の側面 140e及び上面 140t に設けられた S 'D電極において、前記距離 Lと、 TLM測定の接触抵抗値 Rとの関 係において、図 8に示すように、 L≤ 10 mの領域、特に 1 m≤L≤ 10 mの領域 で、（L [ m] , R [ Ω 'πιπι])が（1, 2)と（10, 5)とで結ばれた線分（図中実線)以下 、好ましくは（1, 2)と（10, 4)との線分（図中点線)以下、最も好ましくは（1, 2)と（10 , 3)との線分 (図中破線)以下、の接触抵抗値となる半導体構造及び段差構造を用 いる。これは、図 8及び図中の線分に示すように、メサ構造力卩ェの条件により、加工表 面の粗さ、側面の形状、傾斜などの条件が変化して、本発明に適した FET構造とな る距離 Lと接触抵抗値 Rとの関係は、図中線分以下の抵抗値となる。
[0034] 図 8は、実施例 1の S 'D電極を設けた素子において、種々のマスク材料として、（a) SiO、（b)ポジのレジスト、（c)ネガのレジスト、を用いて、 TLM測定による接触抵抗
2
値を検討して得られる結果を、縦軸に接触抵抗、横軸に距離 Lとして、示すものであ る。上記条件を満たすマスク材料は、レジス Hb) , (c)であり、好ましくは (b)である。 更に、検討を重ねると、各種レジスト材料に応じて、各々の特性となるものの、その近 似曲線においては、ほぼ類似した傾向を示す。尚、図 6の HEMTの静特性、実施例 1は (b)を用いて得られる。 このように、距離 Lと接触抵抗 R£が上記の関係にあることで、本発明の段差構造、メ サ構造及びそれに設けられるソース'ドレイン電極において、良好な特性の素子とで きる。
[0035] 本発明の一実施形態において、上段部 140tの一部電極の接触抵抗は、側面 140e 、少なくともキャリア走行層端部との接触抵抗よりも大きくし、好ましくは 10〜： L00倍以 上とする。また、各電極が延在して設けられる下段部の一部電極との接触抵抗も同 様に側面よりも大きくすること、好ましくは 10〜： L00倍以上の抵抗値とすることで、好 適にキャリア走行層端部で電極力 のキャリア供給'排出がなされる。
[0036] 上述の通り、半導体構造、その元となる半導体積層構造の基本的な構造は、少なく ともキャリア走行層を有し、キャリア走行層 23と各電極、特にソース， ドレイン電極 185, 187との間には、チャネルを高移動度とするためのキャリア走行層よりバンドギャップ エネルギーの大きなノリア層、素子特性を制御するスぺーサ層など、若しくはキャリア 供給層、など走行層の上層 24、更には、ソース， ドレイン電極とこのキャリア走行層と の間に、接触抵抗を下げるために、コンタクト層などが設けられる。上記実施形態で は、接触抵抗を高抵抗ィ匕するために、実施例で示すように、ソース，ドレイン電極の 上段部における半導体構造 20中の電極形成層は、キャリア走行層よりもバンドギヤッ プエネルギーが大きな層を用い、また、ドーパントについては、その電極形成層にお いて、ドープ量を、その下側の半導体層、例えば、キャリア供給層、若しくはバリア層 と、その上のスぺーサ層などよりも小さくすることで実現できる。バリア層と上段部のソ ース， ドレイン電極形成層との関係においては、ノリア層のバンドギャップエネルギー 力 S小さくても良いが、好ましくは結晶性を考慮して、ノリア層のバンドギャップェネル ギーを大きくする。また、スぺーサ層を間に介在する場合には、バンドギャップェネル ギ一が、ノリア層 >電極形成層 >スぺーサ層、の関係となるように、形成すると、結晶 性を保持して、上段部の接触抵抗を高くできる。
上記各実施形態は、それぞれ組み合わせて適用することができ、また以下に示す 各態様に 、ても同様である。
[0037] 一実施態様として、ソース、ドレイン電極の少なくとも一方が、段差部の下段部分に まで延長して電極が設けられることで、制御性良く各電極構造を形成できる。また、そ の底面 140gにおける電極形成層を、キャリア走行層と同一の層とすることで、チヤネ ル近傍においては、キャリア走行層端部と同様に好適に各電極との接続が実現され 、それと離れた領域では、高接触抵抗として、選択的にキャリア走行層にキャリアを誘 導できる構造となる。
[0038] 別の態様として、図 2, 3に示すように、段差部 (140e, 240e)で挟まれて、上面 (140t, 240t)側より底面 (140b, 241b-3b)側を幅広とするメサ構造部 140(240-3)であると、各電 極 185-7及びその形成位置'領域を好適に制御して生産性に富み、好適な特性の F ETとできる。
別の態様として、図 2に示すように、距離 Lを、具体的には、（XL^ lO /z mの範囲 、好ましくは 0. 1≤Ι^≤5 /ζ πιの範囲とすることで、生産性'信頼性に優れ、接触抵抗 の低い FETとできる。
[0039] 別の態様として、図 2に示すように、キャリア走行方向において、段差部側面の幅 d e と前記側面から前記 G電極側の各電極端部までの距離 Lとの比、 d ZL、力^以下、 1 e
ZlO以上の範囲、好ましくは 1Z2以下、 1Z5以上の範囲、となるように、 更に別の態様においては、段差部の高さ hと、前記キャリア走行方向における段差部 側面の幅 dとの比、 h/d、 1S 好ましくは、 1Z10以上、 1Z10以下、となるようにす e e
る。これにより、段差部 (側面)の傾斜をなだらかな勾配とすることで、上述した各機能 を好適に発現できる素子とできる。急勾配の傾斜面であると、キャリア走行層端部と の接続が不十分となったり、上記上段部の一部電極と側面部分との接続部の信頼性 が低くなつたり、電極ァニールによる半導体構造への影響部力 素子の深部に及び 素子特性を低下させる要因となったり、することを好適に抑制でき、特に上記各態様 、各構成との組合せにお!、て優れた素子が得られる。
[0040] (実施例 1)
実施例 1に係る GaN系 HEMTは、図 3Aの概略断面図、図 3Bの概略平面図に示 すように、キャリア走行層 23としてアンドープの i型 GaN層、その上にバリア層、上層 2 4としてアンドープの i型 A1N層を 7. 5nmと、 i型 AlGaN層を 25nm積層し、段差部分 1 40eとして、上段部 140tの幅約 21 μ m、下段部 140bの幅約 22 m (側面 140eにおけ る断面幅が約 0. 5 /ζ πι、高さ約 80nm、のメサ状の構造部を設ける。 [0041] 例えば、上述した図 5に示す例で説明すると、段差部分 40を G電極 36の左右から、 S電極 35、 D電極 37を貫通する位置まで延長している力 図 5に示すように、段差部 分 40Hを G電極 86の両側から S電極 85、 D電極 87の途中まで延長し、途中で寸断す ることもできる。図 5の例では、段差部分 40Hの端縁 40hは、 S電極 85、 D電極 87の直 下で、電極端から所定の距離 Lの位置まで延長されている。この Lを最適化すること で、最小の抵抗値に制御できる。計算によると、段差部分が平板状の場合は、 0<L[ /ζ πι]≤10の範囲、好ましくは 0. 1≤し 111]≤5、製造上好ましくは0. 5≤Ι^[ /ζ πι] ≤5、の範囲のとき、制御性良く接触抵抗を下げることができる。
[0042] さらに後述の第 2の実施形態において、図 5の構成では、段差部分 40Ηをストライプ 条ゃ多角形状とせず、平板状に構成している。多角形状やストライプ条の段差部分 では、キャリアを段差部分の端縁まで捕らえることができず、段差部分側壁の近傍で 上方のキャリア供給層へ逃げてしまう成分が存在するが、上記のように段差部分を寸 断する構造では、電極端縁からの距離 L以上に拡散しょうとするキャリアは、抵抗の 低 、段差部分端縁の側壁部で必ず捕捉されるので、界面での抵抗を下げることがで きる。 S電極カゝらキャリアを注入する場合も同様に、段差部分端縁の側壁部から注入 することにより、半導体層との界面における抵抗を下げることができる。特に上段部の 電極形成層であるキャリア供給層がアンドープなど高抵抗である場合は、後述の第 2 の実施形態のように、多角形状やストライプ条のようにキャリア供給層を介する成分が あると抵抗が高くなるため、図 5の構成が好ましい。また、構造が簡単で、段差部分を 形成する工程での歩留まりを改善できる。
[0043] また比較例 1として、キャリア供給層を η型 AlGaN層とし、段差部分を形成しな ヽ以 外は実施例 1と同様にして GaN系 HEMTを作製する。図 6に、これらの HEMTで得 られる静特性として、ドレインソース間電圧 V に対するドレイン電流 Iを示す。図 6中
DS D
の大きい黒丸は実施例 1に係る HEMT、小さい点は比較例 1に係る HEMTを、それ ぞれ示している。なおゲート電圧 Vは IV〜― 6Vに IV刻みで変化させている。また
G
、図 8の TLM評価は、本実施例のメサ構造部 140に S 'D電極パターンを設けて測定さ れる。
[0044] また、このようにして得られる実施例 1、比較例 1の HEMTのオン抵抗、オフ耐圧の 特性について、それぞれ図 14, 15に示す。ここで図中各点は、 S 'D電極距離 L を
SD
図中左側から順に、 7.5, 12.5, 17.5, 27.5 mに対応する。これら特性図からわかる ように、実施例 1は耐圧 600V超、オン抵抗 8.5 Ω 'mmを実現できる。そのため、比較例 1に比して、低オン抵抗、高オフ耐圧を実現でき、すなわち、高耐圧性を維持して低 オン抵抗ィ匕を実現できる。
[0045] 以下に、本発明の FETの製造方法として、実施例 1の製造方法を例として説明する
(電界効果トランジスタの製造方法）
本実施形態に係る電界効果トランジスタ、例えば図 2に係る FETは、以下のようにし て製造される。ここでは結晶成長装置を用いて、 MOCVDによりサファイア基板上に GaN系 HEMTを作製する。まず、 MOCVD反応炉内にサファイア基板をセットし、 C 面サファイア基板の表面を水素雰囲気中で、熱処理クリーニングを行い、 510°Cまで 下げ、水素雰囲気にて基板上に GaNよりなるバッファ層 21を約 20應、結晶成長温 度まで昇温して、素子構造となる積層構造として、 3 mのアンドープ GaN層（このァ ンドープ GaN層のノリア層との界面近傍部がキャリア走行層 33となる）、その上層 24 として、アンドープの i型 A1Nよりなる i型 A1Nのバリア層（7. 5nm)、 A1組成が 0. 3であ るアンドープの Al Ga Nよりなる i型 AlGaNのスぺーサ層（約 25nm)を成長させる。
0.3 0.8
なお、アンドープ AlGaN層を設けることにより、チャネルの移動度をより向上させるこ とができる。この i型 Al Ga N層がキャリア供給層として機能すると考えられる。反応
0.3 0.8
終了後、温度を室温まで下げゥエーハを反応容器力 取り出す。
[0046] (フォトリソグラフイエ程）
次にフォトリソグラフイエ程として、メサストライプ構造とするために、レジストマスクを フォトリソグラフィ技術でパターユングして、図 2に示すように、 RIEでチャネル 23a形成 部分が段差部分'側面 140eが表出するようにチャネルよりも深くエッチングする。この 時、実施例 3の例では、 AlGaN層と GaN層に段差部分 40としてストライプ条 40Aを 複数形成する。そして、 S電極 185、 D電極 186として、スパッタにて、 Tiを lOnmと、 A1 を 300nmと順に成膜し、リフトオフにて TiZAlの電極を形成する。その後、 600°Cで 電極をァニールする。次にスパッタ装置で Niを lOOnmと Auを 150nmと、を順に成膜 し、レジスト剥離リフトオフして NiZAuショットキー電極を G電極 186とする。実施例 1 では、ソース'ドレイン電極間距離 L をそれぞれ約 19 m、ゲート電極幅 (長手方向
SD
)約 100 mを形成する。
[0047] また、半導体構造を挟んで、各電極、例えば、 G電極をキャリア走行層側に、 S -D 電極をメサ構造部側に設けるような素子構造の場合には、例えば、メサ構造部側の 電極形成面側を支持基板に貼り合わせた後、成長用の基板をレーザリフトオフにより 剥離し、研磨によりバッファ層など積層構造の一部を除去し、その除去面に G電極を 形成する。
[0048] (実施例 2)
図 3の概略断面図で、一部領域 200aとして示す素子領域 211-213となるメサ構造部 241-243を、図 4の概略平面図に示す半導体装置 200として、キャリア走行方向に複 数設けた HEMT素子、及びその装置を作製する。
実施例 1と同様に、 1つの素子領域に係るメサ構造部に対して、その上段部 240tに G電極 185を、該上段部から側面 240e及び下段部を覆う S電極、 D電極を設ける。ここ で、メサ構造部 240(241-3)の素子領域 211-3を 100個設け、図に示すように、隣接す る素子領域間には共通電極 185-6C、その間に設けられた溝部 240gを跨いで、隣接 するメサ構造部間を覆うの S電極 185C、 D電極 186Cが設けられる。
更に、図 4に示すように、各素子領域のソース 185、ゲート 186、ドレイン電極 187は、 各々を接続する接続配線 155- 157を、溝部底面 240gの S 'D電極形成面と同一面上 に、設けて、各電極のパッド部 185p-187pを 1個ずつ設けて、互いに接続する。
[0049] (半導体装置のパッケージング）
デバイス工程が終了した後、各素子単位で、本実施例では 100個の素子領域及び 1組の各パッド部を有する素子単位、ゲート電極幅が計約 100mm、で、素子チップに 分割して、そのチップをパッケージに実装する。ワイヤボンディングにより電極パッド 部 185p-7pからワイヤ線でパッケージの電極に接続する。一方、フリップチップボンデ イング、上述した S 'D電極、 G電極対向構造の縦型 FET構造のように、ワイヤレスボン デイングの場合は G電極側に別途熱伝導性基板を設けることができ、放熱特性が向 上すると共に、ワイヤボンディングのためのパッドが不要となり小型化に適する。また ワイヤによるインダクタンス成分及びワイヤ間や半導体素子本体間とのキャパシタン ス成分を低減できるメリットもある。
このようにして得られる HEMTの半導体装置は、 1A超のドレイン電流値動作にてォ ン抵抗 0.025 Ω 'cm2のものが得られる。
[0050] また、この例に限らず HEMTのキャリア供給層（典型的には n型 AlGaN)は、 2. 5n m程度以下と薄くすることにより、電子の走行距離を短くして電子の到達時間が早ま りアスペクト比の増大や短チャネル効果の抑制、漏れ電流の抑制等高速動作により 適した構造とすることも可能である。
[0051] [第 2の実施形態]
本実施の形態では、各電極部、その形成領域において、段差部、若しくはそれを 内壁面に有した凹部を、複数設けるものであり、各電極にそれぞれ設ける態様、 S -D •G電極のいくつかの電極、例えば、 S電極及び D電極、 D電極、だけに設ける態様、 各電極間、 S— D電極間、に跨って設けられる態様、例えばキャリア走行領域におい て電極形成領域からはみ出して設けられる形態、各電極形成領域とその間の領域に 設けられる携帯、などがある。
[0052] 具体的な構成は、以下を挙げることができる。
本発明の第 1の態様に係る FETは、窒化物半導体力 なる第 1の半導体層と、第 1 の半導体層上に形成され、第 1の半導体層よりもバンドギャップエネルギーが大きぐ 且つ残留ドナー濃度が 5 X 1019Zcm 3以下となる窒化物半導体力 なる第 2の半導 体層と、第 2の半導体層上に各々形成される S電極、 G電極及び D電極とをそれぞれ 備える FETであって、 S電極及び Z又は D電極は、少なくとも第 2の半導体層の一部 に形成された段差部分上に形成されている。この構造により、段差部分でチャネル形 成部分と電極との接触面積を増やし、ォーミック接触の接触抵抗を下げて効率を改 善できる。
[0053] 第 2の態様では、段差部分が、 S電極及び D電極形成面側力も見て、ストライプ構 造、多角形形状、円形の少なくとも 1種である。この構造により、段差部分で電極との 界面の接触面積を増やし、ォーミック接触の接触抵抗を下げて効率を改善できる。 第 3の態様では、段差部分が、 S電極及び D電極形成面側から見て、略平板状に 形成され、かつ平板状の段差部が S電極を跨いで、端面を G電極または D電極の少 なくとも一方に達するまで延長されている。この構造により、段差部分の端縁における キャリアの補足漏れを低減して、さらに界面の抵抗値を下げることができる。
[0054] 第 4の態様では、複数の窒化ガリウム系化合物半導体層を積層してなる半導体積 層構造を備えており、半導体層は、第 1の面と、第 1の面と対向する第 2の面とを有す るキャリア供給層と、キャリア供給層の第 2の面に面して形成され、キャリア供給層より もバンドギャップエネルギーが小さぐ該第 2の面と接する部位にチャネルを形成可能 なキャリア走行層とを含んでおり、さらにキャリア供給層の第 1の面上に形成された S 電極、 G電極、 D電極とを備える FETであって、半導体層が、第 1の面の表面で少な くともチャネル形成部分が表出する深さまで窪んだ段差部分を複数形成しており、半 導体層上の段差部分に S電極及び D電極が形成され、かつ段差部分との界面でォ 一ミック接触を形成している。この構造により、段差部分でチャネル形成部分と電極と の接触面積を増やし、ォーミック接触の接触抵抗を下げて効率を改善できる。
[0055] 第 5の態様では、段差部分が、半導体層上でチャネルにおけるキャリアの走行方向 に沿った直線状に延長された複数の平行なストライプ構造であり、ストライプ構造の 側面でチャネル形成部分が電極と接している。この構造により、ストライプ構造の側面 でチャネル形成部分と電極との接触面積を増やし、ォーミック接触の接触抵抗を下 げて効率を改善できる。
第 6の態様では、ストライプ構造が、ストライプの延長方向と垂直な方向にさらに突 起を形成している。この構成により、さらに表面積を増やして側面での電極との接触 面積を増やして低抵抗ィ匕を図ることが可能となる。
第 7の態様では、段差部分が、半導体層の表面から多角形状に形成された複数の 窪みである。この構成により、表面積を増やして電極との接触面積を増やして低抵抗 化を図ることが可能となる。
第 8の態様では、段差部分が、半導体層の表面から円柱状に形成された複数の窪 みである。この構成により、表面積を増やして電極との接触面積を増やして低抵抗化 を図ることが可能となる。
第 9の態様では、半導体層上で G電極の形成面にも、段差部分が形成されている。 この構成によって、段差部分の形成加工が容易となる。 第 10の態様では、 s電極及び Z又は D電極は第 1の面上で層状に積層されている 。このように S電極及び Z又は D電極を電極層とすることで、段差部分への電極形成 が容易となる。
第 11の態様では、キャリア供給層のキャリア濃度が 1019cm 3以下である。これにより 、耐圧の高!ヽ GaN系電界効果トランジスタを得ることができる。
第 12の態様では、 HEMTである。これにより、ォーミック接触の接触抵抗の低い高 効率な GaN系 HEMTを得ることができる。
第 13の態様では、キャリア走行層と、キャリア走行層上に形成され該キャリア走行 層よりバンドギャップエネルギーの大きいキャリア供給層を備える電界効果トランジス タの製造方法であって、キャリア走行層上にキャリア供給層を積層した状態で、キヤリ ァ供給層の表面で少なくともチャネル形成部分が表出する深さまで窪んだ段差部分 を複数形成する工程と、段差部分に S電極及び D電極を層状に形成し、段差部分と 電極層の界面でォーミック接触を得る工程とを有する。これにより、段差部分でチヤ ネル形成部分と電極との接触面積を増やし、ォーミック接触の接触抵抗を下げて効 率を改善できる。
[0056] 以上の第 2の実施形態に係る各態様について、その具体的な形態を以下に説明 する。また、本発明は上記第 1, 2の実施形態及び各態様と組み合わせて適用するこ とちでさる。
[0057] (段差部分 40)
本実施の形態では、少なくともキャリア走行層 33及びその上層であるキャリア供給 層 34を含む半導体層 1 Aと電極層 5Aとの間の接触抵抗を低減するために、半導体 層 1A上面で電極を形成する部位に段差部分 40を形成して ヽる。段差部分 40は窪 み状のパターンに成形されて 、るが、底面を基準として凸部あるいは突出部と捉える こともできる。また、この上に電極を層状に形成している。このような電極形成の例を、 図 10〜図 12に基づいて説明する。図 10Aは、実施の形態 1に係る HEMT素子の 電極の平面図を、図 10Bは図 10Aの b— b線における断面図を、図 10Cは図 10Aの 変形例をそれぞれ示している。図 10の例では、図 10Aの平面図に示すようにキヤリ ァ走行層 33の上面で、 S電極 35及び D電極 37と接触する表面を、段差部分 40とし て複数のストライプ条 40Aに形成したメサ構造に形成して 、る。さらにこのメサ構造の 表面に S電極 35及び D電極 37を形成し、図 10Bの断面図に示すように凹凸の表面 を被覆している。これによつて、電極層 5Aと半導体層 1 Aとがォーミック接触する接触 面積を増やし、接触抵抗を低減できる。この際、各メサの側面でキャリア走行層 33の チャネル 33a形成部分の端面が表出して電極と接触するようにする。特に、凸状の半 導体層全体を覆う電極の構成では、キャリア供給層が低抵抗であれば、 AlGaN層 1 4を介して上方に通電することができる。しかしながら、 AlGaN層 14のドープ量が少 なくなるとキャリア濃度が低くなり、上方への通電量は少なくなる。特に、 GaN系 HE MTの特長の一つである高耐圧性をさらに改善するためには、 AlGaN層をアンド一 プに近付けることが好ましい。し力し、これによつて上述の通り AlGaN層を介した通 電量が極減する。この結果、通電はチャネル 13aの端面と電極層 5との接合面が中 心となり、チャネル 13aと電極層 5との接触面積が小さいため接触抵抗が大きくなり発 熱等による損失が大きくなるという問題があった。そこで、図 10Bに示すように半導体 層 1Aを凹凸状にすることで半導体層 1Aと電極層 5Aとの接触面積を増し、特にチヤ ネル 33aと電極層 5Aとの接触面積を増やしてチャネル 33aから側面に抜ける電流量 を増やして全体の抵抗を低減して!/、る。
[0058] 段差部分 40の底部は、少なくともキャリア供給層 34まで達し、かつチャネル 33a形 成部分が段差部分 40の側面で表出するようにこれよりも深くすることが好ましい。段 差部分 40はチャネル 33aにおいてキャリアが走行する方向に沿って、すなわち図 10 の例では左右方向に延長して形成される。特に図 10に示す例では、 G電極 36部分 も含めて連続したストライプ条 40Aに形成している。これによつて、スリット同士の谷間 で半導体層 1 Aとの接触面積を増すことができる。さらに一本のストライプで S電極 35 及び D電極 37部分の形成が行え、 S電極及び D電極部の段差部分を別々に形成す るものと比較して、段差部分 40の形成工程が簡素化できる。また、 S電極 35から D電 極 37までが一本のストライプであることで、 S 'D電極とチャネルとの間を流れる電流 のうち、キャリア供給層を介する成分を減らすことができ、これによつても低抵抗化を 図ることができる。
[0059] さらに段差部分に G電極を形成することで、段差部分の側面力 G電極へのホール の引き抜きを行うこともでき、これによつて更に耐圧を向上できる。すなわち、 G電極 のショットキ一接触は、ホールにとつてはゲート側のポテンシャルエネルギーが低くな るようなバンド構造をとるため、チャネル中で発生したホールはよりポテンシャルエネ ルギ一の低いゲート側に引き寄せられ、ゲートにより外部回路へ排出される。
[0060] 上記図 10Aの変形例として、図 10Cに示すように、ソース'ドレイン間を除いて、 G 電極部分に設けずに、 S電極 45及び D電極 47の形成部分のみに段差部分 40Bを 形成してもよい。 40Bは凹部である。これによつて、図 10Aと比べてソース'ドレイン間 のキャリア走行領域が広くなる。更に別の例としては、 S電極及び D電極と半導体層と の接触面積をより広く確保するため、ストライプ条の段差部分の側面力 平面矩形状 の突起を 1つの段差部分に複数を形成することもできる。例えば、ストライプと垂直方 向に突起を形成させる。これによつて段差部分の加工は複雑になるものの、より接触 面積を大きくした高効率の HEMT素子を得ることができる。突起の大きさはエツチン グ等によって種々形成することができ、より細かい方が好ましいが、 GaN系 HEMTの 特性を維持しつつ耐圧と、接触抵抗の低減とを考慮すると、 0. 01 μ m以上、 1 μ m 以下が好ま 、。突起にさらに細力 、突起を設けることもできる。
[0061] 具体例として、 S電極及び D電極と半導体積層構造との接触面積をより広く確保す るため、ストライプ条の段差部分の側面から平面で突起状の別の段差部分を形成す ることもできる。例えば、ストライプと垂直方向に突起を形成させる。この例では G電極 の部分は平坦面としている。これによつて段差部分の加工は複雑になるものの、より 接触面積を大きくした高効率の HEMT素子を得ることができる。突起の大きさはエツ チング等によって種々形成することができ、より細かい方が好ましいが、 GaN系 HE MTの特性を維持しつつ耐圧と、接触抵抗の低減とを考慮すると、 0. 01 μ m以上、 1 m以下が好ましい。突起にさらに細かい突起を設けることもできる。さらにまた、側 面の面積を増やすためには、段差部分は連続したストライプ条に限られず、細切れ にすることちでさる。
[0062] 別の態様として、図 11に示す例では、半導体層 44Cに形成された G電極 46C部分 を含めた S電極 45C及び D電極 47Cの形成部分に重なるように、多数の矩形状の段 差部分 40Dを所定の間隔で形成して ヽる。この例では碁盤目状に矩形状 40Dを配 置している力 オフセット状に配置することも可能であることはいうまでもない。あるい は、矩形状に限られず様々な窪みパターンが採用できる。例えば G電極に設けずに 、 S電極 55及び D電極 57の形成部分に重なるように、円柱状の段差部分でも良い。 段差部分を円柱状の凹部とすることで、量産性の高いフォトリソグラフィにより容易に 作製することができる。キャリアがォーミック電極により引き抜かれる領域すなわち拡 散長は通常 2〜3 m程度であることから、窪みパターンの大きさ、つまり隣接する円 柱状などの凹部間の距離はそれぞれ約 1 μ m程度以下にするのが好ましい。
[0063] また、その変形例となる別の態様として、図 12に示すように、半導体層に形成された G電極 66部分を含めた S電極 65及び D電極 67の形成部分に重なるように、三角柱 状の段差部分 40Fを複数形成している。特に、三角形は多角形の中で最も表面積を 大きくできるため、接触面積増加の観点からは特に有利となる。三角形状のような細 力な窪みパターンを形成するには電子線リソグラフィ等が好適に利用できる。またそ の変形例では、 G電極部分を含めた S電極及び D電極の形成部分に重なるように、 六角柱状の凹部で段差部分を複数形成している。これにより、フォトリソグラフィの精 度を要求されず簡便に歩留よく形成することできる。
[0064] このように段差部分を多角形状や円形、楕円形等の種々のパターンで凹凸形状に 形成することができる。段差部分の形状及び寸法は、使用される電界効果トランジス タの大きさや電極の大きさ、加工精度等に依存するが、半導体層と電極層との界面、 特に側面部分でチャネル形成部分を表出させて低抵抗なォーミック接触を得られる ように、好適に設定される。さらにまた、柱状だけでなぐ側面が傾斜した柱として上 面が略フラットな錐状とすることもできる。さらに、接触面積の増加により低抵抗ィ匕を 図る場合、このような凹凸パターンは電極が形成される領域に厳密に含まれるように 形成せずとも、一部が電極形成領域からはみ出してもよい。凹凸パターンは、電極と 半導体層との接触抵抗を十分に低減できる程度に形成すれば足りるので、凹凸バタ ーンの形成に伴う電極形成時の位置合わせの精度をそれほど高める必要が無ぐ歩 留まりの低下を生じさせずに製造コストの低減が図られる。また、チャネル形成部分と 接して電極層を設けることにより、チャネル力 段差部分の側壁に抜ける電流量を増 やすことができ、これによつても低抵抗ィ匕を図ることができる。キャリア供給層の抵抗 値が高い場合特に、チャネル力も側壁に抜ける方が低抵抗なためである。側壁に抜 ける電流量を増やすためには、相対的にチャネル力 キャリア供給層に抜ける電流 量を減らせばよい。このために例えば後述する実施例 3のような構造を採用すること ができる。
[0065] (実施例 3)
次に、 GaN系 HEMTとして段差部分として図 ΙΟΑ(ΙΟΒ)に示すストライプ条を形 成した実施例 3と、ストライプを形成しない比較例 2とを比較する。実施例 3に係る Ga N系 HEMTは、キャリア走行層にアンドープ i型 GaN層、その上層にキャリア供給層 にアンドープの i型 AlGaN層を 30nm積層し、段差部分としてストライプ条（幅 5 μ m、 長さ 170 /z m)を形成している。また比較例 2は、ストライプを形成しない他は同様と する。また比較例 3として、上層として、スぺーサ層の i型 AlGaNを 6nm、キャリア供給 層の Siを 1 X 1019cm— 3ドープの n型 AlGaN層を 12nm積層する以外は比較例 1と同 様にして GaN系 HEMTを作製する。これらの HEMT素子で得られる静特性を図 13 に示す。この図において、実施例 1は太線、比較例 1は細線の実線、比較例 2は波線 でそれぞれ示す。この図に示すように、ストライプ条を形成した実施例 3は、ストライプ を形成しな 、比較例 1に比べてドレイン電流 Idの最大値を 2倍以上に増加させること ができる。また実施例 1の HEMTは比較例 2の HEMTと比べても、同程度のドレイン 電流が得られることができる。このように、本実施例によれば、段差部分の形成によつ てより多くのドレイン電流を得ることができ、またアンドープのキャリア供給層を使用す る場合であってもドープしたキャリア供給層を用いた場合と同程度のドレイン電流が 得られることができる。これによつて HEMT素子のオン抵抗が低減され、効率の改善 と高耐圧化が図れるため、更なる HEMT素子の高出力化にも対応できる。これらの 点は高出力、高周波素子を目標とする GaN系 HEMT素子において重要な利点とな る。
[0066] (実施例 4)
実施例 4として、キャリア走行層上の上層に、スぺーサ層のアンドープ A1N層と、キ ャリア供給層のアンドープ AlGaN層を用い、表面に図 12に示すような三角形状の段 差部分を形成した HEMTを作製する。さらに比較例 4として、段差部分を形成しない HEMT、比較例 5としてスぺーサ層にアンドープ AlGaN層、キャリア供給層に n型 A1 GaN層を用いた段差部分を形成しない HEMTを作製する。図 9に、これらの HEMT 素子カゝら得られる静特性として、ドレインソース間電圧 V に対するドレイン電流 Iを
DS D
示す。図 9において、太線は実施例 4、細線は比較例 4、波線は比較例 5を、それぞ れ示している。なおゲート電圧 Vは IV〜― 6Vに IV刻みで変化させている。
G
[0067] 図 9に示すように、スぺーサ層を A1Nとする HEMTでは、段差部分を形成すること でドレイン電流を飛躍的に増加できる。またキャリア供給層にアンドープ AlGaN層で なく n型 AlGaN層を用いた、より多数のキャリアを有する HEMTと比較しても、より高 いドレイン電流を達成している。当然ながら、キャリア供給層を n型 AlGaN層とする比 較例 5に係る HEMTは耐圧が相対的に低くなる。また従来、スぺーサ層を AlGaNか ら A1Nとするとキャリアの移動度が上昇するものの、障壁が高くなるため接触抵抗が 増加するという問題があった力 これに対して本実施の形態に係る電極構造を適用 することで接触抵抗を低減できるため、極めて効果的である。これらのことから、スぺ ーサ層にアンドープ A1N層を使用した HEMTにお ヽて本実施の形態を適用する優 位性が確認できる。
[0068] また以上の各例（第 1, 2の実施形態等)では GaN系 HEMTに本発明を適用した 例について説明したが、 GaAs等他の III— V族半導体に本発明を適用することもで きる。特に、 GaAsィ匕合物半導体はバンドギャップが小さいナローギャップ（narrow ga p)であるため、たとえキャリア供給層をアンドープにしても、比較的上部からのォーミ ック接合を得やすぐ本特許のような構造は必ずしも劇的な改善をもたらすものでは ないものの、利用は実用上可能である。一方、本件構成をワイドギャップの GaN系 H EMTに用 、ることで GaAsよりも物性的に優れた GaN特有の優位性をさらに発揮す ることができ、より高性能なデバイスが実現できる。
産業上の利用可能性
[0069] 本発明の電界効果トランジスタは、キャリア走行層の電子移動度が高い上記実施 例の HEMTに利用できる他、 MISFET、 MOSFETなどの素子にも応用でき、また 、素子構造、実装構造としては、フェイスダウン構造を持つフリップチップ型の実装、 各電極を、半導体構造を挟んで対向させた構造の縦型 FETなどにも応用できる。

Claims

請求の範囲
[1] 窒化物半導体層が複数設けられた積層構造にキャリア走行層を有し、該積層構造上 に設けられたゲート電極と、該ゲート電極を挟むソース電極、ドレイン電極を有する電 界効果トランジスタであって、
前記積層構造が、前記ゲート電極両側に前記キャリア走行層の端部を露出させる側 面を備えた段差部を有し、
前記段差部側面に、少なくとも前記キャリア走行層端部と接続された、ソース電極、ド レイン電極が設けられ、
該ソース電極、ドレイン電極の一部が、前記段差部上段の表面に設けられ、 前記段差部上段に設けられた前記ソース電極、ドレイン電極一部力 キャリア走行方 向において、前記側面から前記ゲート電極側の各電極端部までの距離 Lと、力 L≤ であり、
前記距離 L[ m]が 1以上 10以下の範囲において、距離 Lにおける TLM法によるソ ース、ドレイン電極の接触抵抗 R [ Ω .mm]が、（L, Rc) = (1, 2)と（10, 5)の線分より も低 、値である電界効果トランジスタ。
[2] 窒化物半導体層が複数設けられた積層構造にキャリア走行層を有し、該積層構造上 に設けられたゲート電極と、該ゲート電極を挟むソース電極、ドレイン電極を有する電 界効果トランジスタであって、
前記積層構造が、前記ゲート電極両側に前記キャリア走行層の端部を露出させる側 面を備えた段差部を有し、
前記段差部側面に、少なくとも前記キャリア走行層端部と接続された、ソース電極、ド レイン電極が設けられ、
該ソース電極、ドレイン電極の一部が、前記段差部上段の表面に設けられ、 前記段差部上段に設けられた前記ソース電極、ドレイン電極一部力 キャリア走行方 向において、前記側面力も前記ゲート電極側の各電極端部までの距離 Lが、 0. 1≤ L≤ 5 mである電界効果トランジスタ。
[3] 窒化物半導体層が複数設けられた積層構造にキャリア走行層を有し、該積層構造上 に設けられたゲート電極と、該ゲート電極を挟むソース電極、ドレイン電極を有する電 界効果トランジスタであって、
前記積層構造が、前記ゲート電極両側に前記キャリア走行層の端部を露出させる側 面を備えた段差部を有し、
前記段差部側面に、少なくとも前記キャリア走行層端部と接続された、ソース電極、ド レイン電極が設けられ、
該ソース電極、ドレイン電極の一部が、前記段差部上段の表面に設けられ、 前記ソース電極、ドレイン電極の上段部の接触抵抗力、前記側面のキャリア走行層 端部、若しくはその近傍における接触抵抗より、大きい電界効果トランジスタ。
[4] 前記積層構造が、キャリア走行層を有する第 1の半導体層の上に、キャリア走行層よ りもバンドギャップエネルギーの大きな窒化物半導体の第 2の半導体層を有し、 該第 2の半導体層表面に前記ソース電極、ドレイン電極の一部が設けられている請 求項 1乃至 3のいずれか 1項に記載の電界効果トランジスタ。
[5] 前記ソース電極、ドレイン電極力 前記段差部の下段部に延在して設けられ、
該下段部の窒化物半導体層が、前記キャリア走行層と同じ窒化物半導体層である請 求項 1乃至 4のいずれか 1項に記載の電界効果トランジスタ。
[6] 前記段差部が、段差部間の上段部に前記ゲート電極を有し、該ゲート電極幅方向の 断面力 ゲート電極側がキャリア走行層よりも幅の狭いメサ形状のメサ構造部を有す る請求項 1乃至 5のいずれ力 1項に記載の電界効果トランジスタ。
[7] 前記段差部上段に設けられた前記ソース電極、ドレイン電極一部が、キャリア走行方 向において、前記側面力も前記ゲート電極側の各電極端部までの距離 Lが、 0. 5≤ L≤ 5 mである請求項 2乃至 6のいずれか 1項に記載の電界効果トランジスタ。
[8] 前記キャリア走行方向にお!、て、段差部側面の幅ドレインと前記側面から前記ゲー e
ト電極側の各電極端部までの距離 Lとの比、ドレイン ZL、力^〜 ΐΖΐοである請求 e
項 1乃至 7のいずれか 1項に記載の電界効果トランジスタ。
[9] 前記段差部の高さ hと、前記キャリア走行方向における段差部側面の幅ドレインとの e 比、 hZドレイン、力 SlZ7〜lZ3である請求項 1乃至 8のいずれ力 1項に記載の電 e
界効果トランジスタ。
[10] 請求項 1乃至 9のいずれか 1項に記載の電界効果トランジスタで、前記段差部で挟ま れたメサ構造部を 1つの素子領域として、前記積層構造に複数の素子領域が併設さ れた半導体装置であって、
前記ソース電極、ドレイン電極が、それぞれ、隣接する前記素子領域間に跨って設け られた共通電極である半導体装置。
[11] 前記積層構造において、メサ構造部間の段差部下段の電極形成層上に、前記複数 の素子領域に設けられたソース電極、ドレイン電極を、それぞれ、互いに接続する接 続配線を有する請求項 10記載の半導体装置。
[12] 前記電極形成面内において、前記積層構造が、前記段差部に囲まれた溝部、若しく は複数の前記段差部を含む溝部を有し、該溝部が、前記ソース電極、ドレイン電極 内に複数設けられている請求項 1乃至 3のいずれか 1項に記載の電界効果トランジス タ。
[13] 前記溝部が、前記キャリア走行方向に延伸した長手形状である請求項 12に記載の 電界効果トランジスタ。
[14] 前記溝部が、前記ソース電極とドレイン電極間に延在して設けられている請求項 12 又は 13に記載の電界効果トランジスタ。
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