JPS63308965A - ヘテロ接合電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明はヘテロ接合界面に電子親和力の差にャネルと
する電界効果トランジスタに関する。

（従来の技術） ｎ型の不純物を含んだ電子親和】力の小さい半導体層と
、実質的に不純物を含まない電子親和力の大きい半導体
層の間にヘテロ接合を形成すると、両社の電子親和力の
差に起因してヘテロ接合界面に２次元的な電子の蓄積層
が形成される。このヌ工子ａ積層を導電チャネルとして
利用する電界効果トランジスタは高電子移動度］・ラン
ジスタ（ＨＥＭＴ）或いは選択ドープ電界効果トランジ
スタ（ＭＯｌ）ＦＥＴ）等の名称で知られており、通常
の金属−半導体電界効果トランジスタ　（Ｍ［ＥＳＦＥ
Ｔ）に比へ高周波１“３性に優れている。

通常、１良電子移・ｖＪ度トランジスタは第２トノ１に
示す様に、半絶縁性基板２１（例えばｒｉａＡｓ）　　
Ｉ−に；’ａ１″−親和力の大きいノン１へ−ブの半導
体層２２（例えばＧａＡ！（）を比較的ハＸ＜　（〜ｌ
　７．＋ｍ　）エピタキシアル成長し、更に、千の上に
ｎ型の不純物を含有した１１ｊ子親和力の小さい半導体
層２３（例えば脣Ｇａ、Ａｓ）をエピタキシアル成長し
た構造を持っている。この様な構造の１−ランジスタが
良好な高周波特性を示す事は実験的に検証されているが
、チャネル長が短かい素子を作製した場合、電流飽和特
性、電流遮断特性が十分でない場合が多く、また、チャ
ネル長短縮に伴なってｌ［ＩＩ待される速度オーバーシ
ュート効果による相互＝１ンダクタンス（ｙＩｌｌ）、
遮断周波数Ｃｆ　Ｔ）のいっそうの増加も認められない
事が道側であった。短チヤネル素子における飽和特性、
電流遮断特性を向上させる目的でチャネル層下に、電子
親和力の小さい半導体よりなる層を挿入する事は試みら
れている（Ｌ　、　Ｈ、ＣａｍｎＪ、ｔｚ他、Ｉｎ５ｔ
、　Ｐｈｙｓ、　Ｃｏｎｆ、　Ｓｃｒ、　ＮＱ７４．　
ｐ　Ｐ３３３−３３８゜１９８４）。

しかし、これまでに報告されている例においては、後述
する強電界下での電子の挙動に関する検討が十分でなか
った結果、挿入された半４体層と、チャネル層の間の伝
導帯エネルギー差が小さく、飽和特性、電流遮断特性に
関する改善は見られるものの、速度オーバーシュート効
果を利用したａ、ｌｌ、ｆＴの著しい増加は認められな
かった。

（発明が解決しようとする問題点） 上述した様に、従来技術に基づいた高電子移動度トラン
ジスタは、ゲート長短縮に伴なって顕著になると期待さ
れる速度オーバーシュート効果を有効に利用できず、予
期した相互コンダクタンス、遮断周波数改善の効果が必
ずしも得られないという問題があった。

本発明はこの問題を解決し、ゲーＩ・長を短縮した際、
実効電子速度の増加による相互コンダクタンス、遮断周
波数の大幅な改善が可能となるヘテロ接合電界効果トラ
ンジスタを堤供する事を目的とする。

〔発明の構成〕

（問題点を解決するための手段） 本発明は上述した技術的Ｒ題を解決するために、導電チ
ャネルとなる半導体層の下に、この層との間の伝導帯の
エネルギー不連続の大きさが、導電チャネル半導体層の
伝導帯における谷間エネルギー差より大きくなる様に組
成を制御された電子親和力の小さい半導体からなる障壁
層を挿入する事を特徴としている。後述する様にこの障
壁層はドレイン電圧印加時に、ソース・ドレイン間ｆｌ
ｔ流を担う電子が谷間散乱によってサテライトバレーに
遷移する以前に基板側に拡散し速度が低下してしまう効
果を抑制し、速度オーバーシュート効果による電子速度
の増大を直接素子特性に反映させる働きをする。

（作　用） 以下、本発明による素子構造で、相互コンダクタンス、
遮断周波数が改善される理由について詳述する。高１電
界の集中している領域に注入された電子は、注入後多数
の衝突を経るまでの間は定常状態に達せず、電子温度も
あまり増加しない。この結果、電子は高い移動度を持っ
たまま電界で加速され、定常状態の速度−電界特性で期
待される最高速度の数倍に達する。これが速度のオーバ
ーシュート効果であり、第３図に示した様に電界の値に
よっては著しく大きいドリフト速度が得られろ、短チャ
ネルの電界効果トランジスタでは印加されたドレイン電
圧がゲート電極のトレイン側端に集中する結果、速度オ
ーバーシュート効果が素子特性に反映される事が期待さ
れる。とりわけ高電子移動度トランジスタでは低電界移
動度が大きいために、速度オーバーシュート効果も大き
く現われると考えられている。しかし、前述した様に、
従来技術による高電子移動度トランジスタではこの効果
は実際の特性としては現われてきていない。

この理由は下記の様に考えられる。第２図に示した素子
構造ではドレイン側端の印加に伴ないゲート電極のドレ
イン側端の下の実効ゲート長短縮が低下しヘテロ接合界
面の電子数が減少する。この結果、電流の連続性を維持
するために電流はＪ＋！；板側に張り出して流れる様に
なる。第４図はこの様子を模式的に示したものである。

ゲートのドレイン側端下部で電流が拡がる現象は次の２
つの理由により素子特性を低下させる。１つは、ゲート
電極から電流経路までの等測的距離が増加し、相互コン
ダクタンスが低下する事、２つには、拡がった電流経路
の中ではドレイン電圧による電界が深さ方向に分布を持
つため、ドレイン電流を担う電子の加速のされ方が経路
によって異なる結果、速度オーバーシュートの効果もい
ろいろな電界分布に対するものの平均としてしか現われ
てこない事、である。従って、短チヤネル素子の特性を
改善するには、ゲートのドレイン側端下部における電流
の拡がりを抑制する事が必要となる。この目的のために
はチャネル層下部に、伝導帯にエネルギー障壁を生じる
様電子親和力の小さい半導体からなる障壁層を用いる事
が考えられるが、速度オーバーシュー１〜効果を最も有
効に活用するためにはこのエネルギー障壁の高さに注意
を拡う必要がある。

高電界領域に注入された電子は電界からエネルギーを得
るがそのエネルギー値が伝導帯における谷間エネルギー
燈に達すると電子は大きな谷間散乱を受は十分な加速が
成されなくなる。速度オーバーシュートは電子のエネル
ギーがこの谷間エネルギー差に到達するまでの時間内に
生じる現象といえ、速度オーバーシュートが効果的に生
じるためには電子エネルギーが谷間エネルギー差に達す
る以１肪に大きな散乱を受けたり、或いはチャネル層か
ら散乱しない事が必要となる。即ち、峙述した障壁層の
効果を有効に生かすためには、障壁層の作るエネルギー
障壁の大きさが、チャネル層を構成する半導体の伝導イ
１シの底とこれにエネルギー的に最も近接した伝導帯サ
ナライ１−バレーとのエネルギー差よりも大きくする事
が不可欠である。

（実施例） 第１図は本発明の実施例であるヘテロ接合電界効果トラ
ンジスタの構造断面ン１である。この素子は以下の様に
して作製される。まず、ノンドープ半絶縁性ＧａＡｓ基
板１１上に、分子線エピタキシー法を用いて、意識的に
は不純物を添加しないノンドープのＡＱｙＧａｌ−Ｇａ
、−ｙＡｓ層１２を厚さ５０００人成長する。

この層のＡ２モル比は、本発明の基づく原理に合致する
よう０．４５に設定した。本実施例のようにチャネルｙ
Ｐ１１３としてＧａＡｓを用いる場合には、第５図に示
したＡ２モル比と伝導帯に生じるエネルギー不連続の関
係より、本発明の効果を得るにはＡＲモル比を０．４乃
至０．８の間に設定する事が必要である。ここで、第５
回中の破線はＧａＡｓにおける伝導帯の底と、サテライ
トバレーであるＬ谷の底とのエネルギー差を示している
。ＡβＧａＡｓ障壁層１２の上には、チャネル層となる
ノンドープＧａＡｓＪｑ１３を２００人、次いで不純物
としてＳｌを２　Ｘ　１．０”　ｃｙｎ−”含むｎ型の
ＡＱｏ、　３Ｇａｏ、　７八ｓＫ’（１４、更に不純物
としてＳｉを２×１０１１′ａｎ−”含むｎ型のＧａＡ
ｓ層１５をそれぞれ３００人。

５００人のＪ’Ｘさで分子線エピタキシアル成長させる
。

ウェハー成長後、素子領域を除いて約０．３７ｆｆｉの
メサエッチングを行ない素子間を分離する。この後、ソ
ース、ドレイン電極１６．１７をＡｕＧａ系の金属を用
い通常のリフトオフ工程で形成する。ソース、ドレイン
電極間距１雛は３　ｌｉｍである。次いで、電子線露光
法を用いて幅０．２５７７１１のゲートレジストパター
ンを形成し、このパターン下のｈＧａＡｓ層及びｒ＋Ａ
Ｑｏ、　ＢＣ：ａ６．７Ａｓ層の＝一部をエツチング工
程で除去し、リセス形状を作成する。このリセス領域内
にＡＩ２／Ｔｊ　よりなるグー１〜電極１８をリフトオ
フで形成する］ドで素子の作製は完了する。

この様にして作成されたゲート幅２００μｍの素子はゲ
ート電圧−〇、　２Ｖで良好なピンチオフ特性を示すと
共に、最大相互コンダクタンス１７０ｍ５が得られた。

この相互コンダクタンス値は、ＡＱＧａＡｓ障壁層を用
いないで作成された同一形状の素子で得られた９０〜１
００ｍ５を大幅に上回っており、ゲートのドレイン側端
下近傍で、速度オーバーシュート効果により実効電子速
度が向上した事を示している。この事より、本発明の構
造による素子は、特性に顕著な改善をもたらすものであ
る事が確認された。

〔発明の効果〕

以上に述べてきた様に、本発明の素子構造を用いれば、
ゲー（−長短縮時に速度オーバーシュー１〜効果を有効
に利用でき、高い相互コンダクタンスと遮断周波数を示
すヘテロ接合電界効果トランジスタを実現できる。

【図面の簡単な説明】

第１−図はこの発明の一実施例であるペチロ接合電界効
果Ｉ−ランジスタの構令断面図、第２図は従来技術の高
電子移動度１〜ランジスタのｒ、弯逍を模式的に示した
図、第３図はＧａＡｓ内における速度オーバーシュート
効果を示した図、第４図は、従来技術の高電子移動度１
−ランジスタがオンしている状態での素子内部の電流分
布を示す図、第５図は本発明の樋造をＧａＡｓ／ＡＱＧ
ａＡｓ系で構成する場合に障壁層として用い得ろＡＱモ
ル此の範囲が規定される様子を示す図である。 １１・・・半絶縁性ＧａＡｓ基板。 １２・・・ノンドープＡｆｌＯ，４６Ｇａ□、　５３Ａ
ｓ％、１３・・ノンドープＧａＡｓ層、　　　１４−ｎ
型）２ｏ、　ＢＧａＯ，７Ａｑ層、１５・・・ｎ型Ｇａ
Ａｓ層、　　　　　　１６・・・ソース電極、１７・・
ドレイン電極、　　　　　１８・・ゲート電極、２１・
・半絶縁性ＧａＡｓ基板、　　２２・ノンドープＧａＡ
ｓ層、２３−ｎ型１ＧａＡｓ層、 代理人　弁理士　　則　近　憲　佑 同　　松山光之 第１図 第２図 第３図 ソース　　　　　　　　　　　　　　　　　　　　　　
　　　　　　ドしイン第４図 θ　　　　　　　　　　　Ｄ、Ｓｆ、θＡ旦七ル１ニジ 第５図

Claims (1)

【特許請求の範囲】
1. 電子親和力の小さい第１の半導体層と実質的に不純物を
   含有しない電子親和力の大きい第２の半導体層と、電子
   親和力の小さい第３の半導体層を有し、第２の半導体層
   と第３の半導体層のヘテロ接合界面に沿って誘起される
   ２次元的な電子の蓄積層を導電チャネルとする電界効果
   トランジスタにおいて、上記第１の半導体層と第２の半
   導体層のヘテロ接合界面における伝導帯の底のエネルギ
   ー差が第２の半導体層における伝導帯の底と、これにエ
   ネルギー的に最も近接した伝導帯サテライトバレーとの
   エネルギー差より大きい事を特徴とするヘテロ接合電界
   効果トランジスタ。