JPH05218099A - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
- Publication number
- JPH05218099A JPH05218099A JP2224392A JP2224392A JPH05218099A JP H05218099 A JPH05218099 A JP H05218099A JP 2224392 A JP2224392 A JP 2224392A JP 2224392 A JP2224392 A JP 2224392A JP H05218099 A JPH05218099 A JP H05218099A
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- Japan
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- inalas
- contact layer
- ingaas
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Abstract
(57)【要約】
【目的】 ソース・ドレイン間の電気抵抗の低いヘテロ
接合電界効果トランジスタを得る。 【構成】 基板１上にＩｎＡｌＡｓバッファ層２、Ｉｎ
ＧａＡｓチャネル層３、ｎ−ＩｎＡｌＡｓキャリア供給
層４、ＩｎＡｌＡｓショットキーコンタクト層５、ｎ−
ＩｎＧａＡｓオーミックコンタクト層６を順に積層して
得た半導体積層構造のオーミック性電極形成部位に、前
記ｎ−ＩｎＧａＡｓオーミックコンタクト層６およびＩ
ｎＡｌＡｓショットキーコンタクト層５を貫通し、ｎ−
ＩｎＡｌＡｓキャリア供給層４もしくはＩｎＧａＡｓチ
ャネル層３に達する溝または穴１１を形成し、この溝ま
たは穴１１内にオーミック性電極が形成される。
接合電界効果トランジスタを得る。 【構成】 基板１上にＩｎＡｌＡｓバッファ層２、Ｉｎ
ＧａＡｓチャネル層３、ｎ−ＩｎＡｌＡｓキャリア供給
層４、ＩｎＡｌＡｓショットキーコンタクト層５、ｎ−
ＩｎＧａＡｓオーミックコンタクト層６を順に積層して
得た半導体積層構造のオーミック性電極形成部位に、前
記ｎ−ＩｎＧａＡｓオーミックコンタクト層６およびＩ
ｎＡｌＡｓショットキーコンタクト層５を貫通し、ｎ−
ＩｎＡｌＡｓキャリア供給層４もしくはＩｎＧａＡｓチ
ャネル層３に達する溝または穴１１を形成し、この溝ま
たは穴１１内にオーミック性電極が形成される。
Description
【０００１】
【産業上の利用分野】この発明は、化合物半導体よりな
るヘテロ接合を利用した電界効果トランジスタのオーミ
ック性電極形成に関するものである。
るヘテロ接合を利用した電界効果トランジスタのオーミ
ック性電極形成に関するものである。
【０００２】
【従来の技術】従来のヘテロ接合電界効果トランジスタ
としては、例えば図６（ａ）および（ｂ）に示す構造の
ものがある。即ち、ＩｎＰ半導体基板１上にＩｎＡｌＡ
ｓバッファ層２、ＩｎＧａＡｓチャネル層３、ｎ−Ｉｎ
ＡｌＡｓキャリア供給層４、ＩｎＡｌＡｓショットキー
コンタクト層５、ｎ−ＩｎＧａＡｓオーミックコンタク
ト層６を順次積層した半導体層のｎ−ＩｎＧａＡｓオー
ミックコンタクト層６上にオーミック性電極であるソー
ス電極７とドレイン電極８が形成され、中央部に設けた
ＩｎＡｌＡｓショットキーコンタクト層に接するリセス
内にゲート電極９が形成されたものである。
としては、例えば図６（ａ）および（ｂ）に示す構造の
ものがある。即ち、ＩｎＰ半導体基板１上にＩｎＡｌＡ
ｓバッファ層２、ＩｎＧａＡｓチャネル層３、ｎ−Ｉｎ
ＡｌＡｓキャリア供給層４、ＩｎＡｌＡｓショットキー
コンタクト層５、ｎ−ＩｎＧａＡｓオーミックコンタク
ト層６を順次積層した半導体層のｎ−ＩｎＧａＡｓオー
ミックコンタクト層６上にオーミック性電極であるソー
ス電極７とドレイン電極８が形成され、中央部に設けた
ＩｎＡｌＡｓショットキーコンタクト層に接するリセス
内にゲート電極９が形成されたものである。
【０００３】このような構造のヘテロ接合電界効果トラ
ンジスタにおいては、ｎ−ＩｎＡｌＡｓキャリア供給層
４中のドナーからキャリアとなる電子が放出されるが、
このキャリア電子は該キャリア供給層４中に留まってい
るより、より電子親和力の大きいＩｎＧａＡｓチャネル
層３中に引き込まれ界面近傍に蓄積される。この蓄積さ
れた電子はドーパントによる散乱を受けないため、Ｉｎ
ＧａＡｓチャネル層３中を高速で走行することができ
る。
ンジスタにおいては、ｎ−ＩｎＡｌＡｓキャリア供給層
４中のドナーからキャリアとなる電子が放出されるが、
このキャリア電子は該キャリア供給層４中に留まってい
るより、より電子親和力の大きいＩｎＧａＡｓチャネル
層３中に引き込まれ界面近傍に蓄積される。この蓄積さ
れた電子はドーパントによる散乱を受けないため、Ｉｎ
ＧａＡｓチャネル層３中を高速で走行することができ
る。
【０００４】一方、ｎ−ＩｎＧａＡｓオーミックコンタ
クト層６上に形成されているソース電極７とドレイン電
極８はオーミック性電極であり、これらの電極間に電圧
を印加すると、ＩｎＧａＡｓチャネル層３を介してソー
ス電極７とドレイン電極８の間に電流（ドレイン電流）
が流れる。また、このドレイン電流とは別にＩｎＡｌＡ
ｓショットキーコンタクト層５に接触して形成され、シ
ョットキー接合特性を有するゲート電極９に電圧を印加
すると、その電圧に応じてゲート電極９の下に発生する
空乏層が延びるため、ゲート電極９に印加する電圧でド
レイン電流を制御することができる。また、ゲート電極
９直下のＩｎＡｌＡｓショットキーコンタクト層５はゲ
ート電極９とＩｎＧａＡｓチャネル層３の間を流れる電
流（ゲートリーク電流）を抑えるためのバリア層として
働らき、ｎ−ＩｎＧａＡｓオーミックコンタクト層６は
ソース電極７およびドレイン電極８のオーミック電極と
してのコンタクト抵抗を低減するのに役立っている。
クト層６上に形成されているソース電極７とドレイン電
極８はオーミック性電極であり、これらの電極間に電圧
を印加すると、ＩｎＧａＡｓチャネル層３を介してソー
ス電極７とドレイン電極８の間に電流（ドレイン電流）
が流れる。また、このドレイン電流とは別にＩｎＡｌＡ
ｓショットキーコンタクト層５に接触して形成され、シ
ョットキー接合特性を有するゲート電極９に電圧を印加
すると、その電圧に応じてゲート電極９の下に発生する
空乏層が延びるため、ゲート電極９に印加する電圧でド
レイン電流を制御することができる。また、ゲート電極
９直下のＩｎＡｌＡｓショットキーコンタクト層５はゲ
ート電極９とＩｎＧａＡｓチャネル層３の間を流れる電
流（ゲートリーク電流）を抑えるためのバリア層として
働らき、ｎ−ＩｎＧａＡｓオーミックコンタクト層６は
ソース電極７およびドレイン電極８のオーミック電極と
してのコンタクト抵抗を低減するのに役立っている。
【０００５】
【発明が解決しようとする課題】上記のような構造の従
来のヘテロ接合電界効果トランジスタにおいて、ソース
電極７とドレイン電極８の間に流れるドレイン電流をみ
た場合、ＩｎＡｌＡｓショットキーコンタクト層５が、
キャリア濃度が１×１０17ｃｍ- 3 以下と低いこと、
ＩｎＧａＡｓチャネル層３とＩｎＡｌＡｓショットキ
ーコンタクト層５の間の伝導帯不連続差（Ｃｏｎｄｕｃ
ｔｉｏｎ Ｂａｎｄ Ｄｉｓｃｏｎｔｉｎｕｉｔｙ：Δ
Ｅｃ）が約０．５ｅＶと大きいこと、などの理由から大
きな電気抵抗を発生させており、この電気抵抗が大きい
ことによりトランジスタとして良好な性能が得られない
という問題があった。
来のヘテロ接合電界効果トランジスタにおいて、ソース
電極７とドレイン電極８の間に流れるドレイン電流をみ
た場合、ＩｎＡｌＡｓショットキーコンタクト層５が、
キャリア濃度が１×１０17ｃｍ- 3 以下と低いこと、
ＩｎＧａＡｓチャネル層３とＩｎＡｌＡｓショットキ
ーコンタクト層５の間の伝導帯不連続差（Ｃｏｎｄｕｃ
ｔｉｏｎ Ｂａｎｄ Ｄｉｓｃｏｎｔｉｎｕｉｔｙ：Δ
Ｅｃ）が約０．５ｅＶと大きいこと、などの理由から大
きな電気抵抗を発生させており、この電気抵抗が大きい
ことによりトランジスタとして良好な性能が得られない
という問題があった。
【０００６】この発明は従来のヘテロ接合電界効果トラ
ンジスタの構造における上記のような問題点を解消する
ためになされたものであって、ソース電極とドレイン電
極間の電気抵抗を低減することによって高性能を有する
ヘテロ接合電界効果トランジスタを得ることを目的とす
るものである。
ンジスタの構造における上記のような問題点を解消する
ためになされたものであって、ソース電極とドレイン電
極間の電気抵抗を低減することによって高性能を有する
ヘテロ接合電界効果トランジスタを得ることを目的とす
るものである。
【０００７】
【課題を解決するための手段】この発明に係るヘテロ接
合電界効果トランジスタは、ＩｎＰ半導体基板上にＩｎ
ＡｌＡｓバッファ層、ＩｎＧａＡｓチャネル層、ｎ−Ｉ
ｎＡｌＡｓキャリア供給層、ＩｎＡｌＡｓショットキー
コンタクト層、ｎ−ＩｎＧａＡｓオーミックコンタクト
層を順次積層して得た半導体積層構造の上面にゲート電
極を挟んでオーミック性電極を形成するに当り、ソース
・ドレイン間の電気抵抗を大きくする原因となるＩｎＡ
ｌＡｓショットキーコンタクト層を貫通してｎ−ＩｎＡ
ｌＡｓキャリア供給層もしくはＩｎＧａＡｓチャネル層
に達する連続する１つ以上の溝または穴を形成し、該溝
または穴の内面から上面にかけてｎ−ＩｎＡｌＡｓキャ
リア供給層もしくはＩｎＧａＡｓチャネル層に接触した
オーミック性電極を形成したものである。
合電界効果トランジスタは、ＩｎＰ半導体基板上にＩｎ
ＡｌＡｓバッファ層、ＩｎＧａＡｓチャネル層、ｎ−Ｉ
ｎＡｌＡｓキャリア供給層、ＩｎＡｌＡｓショットキー
コンタクト層、ｎ−ＩｎＧａＡｓオーミックコンタクト
層を順次積層して得た半導体積層構造の上面にゲート電
極を挟んでオーミック性電極を形成するに当り、ソース
・ドレイン間の電気抵抗を大きくする原因となるＩｎＡ
ｌＡｓショットキーコンタクト層を貫通してｎ−ＩｎＡ
ｌＡｓキャリア供給層もしくはＩｎＧａＡｓチャネル層
に達する連続する１つ以上の溝または穴を形成し、該溝
または穴の内面から上面にかけてｎ−ＩｎＡｌＡｓキャ
リア供給層もしくはＩｎＧａＡｓチャネル層に接触した
オーミック性電極を形成したものである。
【０００８】
【作用】この発明になるヘテロ接合電界効果トランジス
タは、ＩｎＡｌＡｓショットキーコンタクト層を貫通
し、該層よりも基板側にあるｎ−ＩｎＡｌＡｓキャリア
供給層もしくはＩｎＧａＡｓチャネル層に達する溝また
は穴を形成して、ｎ−ＩｎＡｌＡｓキャリア供給層もし
くはＩｎＧａＡｓチャネル層に直接接触してオーミック
性電極を形成したことによって、ソース・ドレイン間の
電気抵抗を低く抑えることができ、これによって、高速
性、信号増幅率、低雑音性能などのトランジスタ性能を
向上させることができる。
タは、ＩｎＡｌＡｓショットキーコンタクト層を貫通
し、該層よりも基板側にあるｎ−ＩｎＡｌＡｓキャリア
供給層もしくはＩｎＧａＡｓチャネル層に達する溝また
は穴を形成して、ｎ−ＩｎＡｌＡｓキャリア供給層もし
くはＩｎＧａＡｓチャネル層に直接接触してオーミック
性電極を形成したことによって、ソース・ドレイン間の
電気抵抗を低く抑えることができ、これによって、高速
性、信号増幅率、低雑音性能などのトランジスタ性能を
向上させることができる。
【０００９】
【実施例】以下、この発明の一実施例を図に基いて詳細
に説明する。図１（ａ）はこの発明のヘテロ接合電界効
果トランジスタを示す側断面図であり、図において１は
ＩｎＰ基板であり、該ＩｎＰ基板１上にＩｎＡｌＡｓバ
ッファ層２、ＩｎＧａＡｓチャネル層３、ｎ−ＩｎＡｌ
Ａｓキャリア供給層４、ＩｎＡｌＡｓショットキーコン
タクト層５、ｎ−ＩｎＧａＡｓオーミックコンタクト層
６が順に積層形成されている。７はソース電極、８はド
レイン電極であり、９はゲートリセス１０内にＩｎＡｌ
Ａｓショットキーコンタクト層５に接触して形成したゲ
ート電極である。ドレイン電極８は、図１（ａ）のＡ−
Ａ線側断面図である図１（ｂ）に示すように、積層形成
された半導体層のｎ−ＩｎＧａＡｓオーミックコンタク
ト層６、ＩｎＡｌＡｓショットキーコンタクト層５およ
びｎ−ＩｎＡｌＡｓキャリア供給層４を貫通してＩｎＧ
ａＡｓチャネル層に達する複数の溝又は穴１１の内面か
ら上面にかけて形成されている。なお、図示省略した
が、ソース電極７も上記したドレイン電極８と同じ形状
に形成されている。
に説明する。図１（ａ）はこの発明のヘテロ接合電界効
果トランジスタを示す側断面図であり、図において１は
ＩｎＰ基板であり、該ＩｎＰ基板１上にＩｎＡｌＡｓバ
ッファ層２、ＩｎＧａＡｓチャネル層３、ｎ−ＩｎＡｌ
Ａｓキャリア供給層４、ＩｎＡｌＡｓショットキーコン
タクト層５、ｎ−ＩｎＧａＡｓオーミックコンタクト層
６が順に積層形成されている。７はソース電極、８はド
レイン電極であり、９はゲートリセス１０内にＩｎＡｌ
Ａｓショットキーコンタクト層５に接触して形成したゲ
ート電極である。ドレイン電極８は、図１（ａ）のＡ−
Ａ線側断面図である図１（ｂ）に示すように、積層形成
された半導体層のｎ−ＩｎＧａＡｓオーミックコンタク
ト層６、ＩｎＡｌＡｓショットキーコンタクト層５およ
びｎ−ＩｎＡｌＡｓキャリア供給層４を貫通してＩｎＧ
ａＡｓチャネル層に達する複数の溝又は穴１１の内面か
ら上面にかけて形成されている。なお、図示省略した
が、ソース電極７も上記したドレイン電極８と同じ形状
に形成されている。
【００１０】次に、この発明のヘテロ接合電界効果トラ
ンジスタの製法について説明する。まず、図２（ａ）に
示すようにＩｎＰ基板１上に通常の結晶成長技術を用い
てＩｎＡｌＡｓバッファ層２、キャリア濃度が１×１０
17ｃｍ- 3 以下のＩｎＧａＡｓチャネル層３、キャリア
濃度が１×１０18ｃｍ- 3 以上のｎ−ＩｎＡｌＡｓキャ
リア供給層４、キャリア濃度が１×１０17ｃｍ- 3 以下
のＩｎＡｌＡｓショットキーコンタクト層５、ｎ−Ｉｎ
ＧａＡｓオーミックコンタクト層６を順に積層させたの
ち、トランジスタを作製する部分に図２（ｂ）のように
レジスト１２を塗布し、該レジスト１２をマスクにトラ
ンジスタを作製する部分以外の半導体層をエッチング除
去し（図２（ｃ））、その後レジスト１２を除去する
（図２（ｄ））。
ンジスタの製法について説明する。まず、図２（ａ）に
示すようにＩｎＰ基板１上に通常の結晶成長技術を用い
てＩｎＡｌＡｓバッファ層２、キャリア濃度が１×１０
17ｃｍ- 3 以下のＩｎＧａＡｓチャネル層３、キャリア
濃度が１×１０18ｃｍ- 3 以上のｎ−ＩｎＡｌＡｓキャ
リア供給層４、キャリア濃度が１×１０17ｃｍ- 3 以下
のＩｎＡｌＡｓショットキーコンタクト層５、ｎ−Ｉｎ
ＧａＡｓオーミックコンタクト層６を順に積層させたの
ち、トランジスタを作製する部分に図２（ｂ）のように
レジスト１２を塗布し、該レジスト１２をマスクにトラ
ンジスタを作製する部分以外の半導体層をエッチング除
去し（図２（ｃ））、その後レジスト１２を除去する
（図２（ｄ））。
【００１１】次に、ｎ−ＩｎＧａＡｓオーミックコンタ
クト層６上にＥＢ用レジスト１３としてＰＭＭＡを塗布
し、さらにその上にノボラック系樹脂にてフォトレジス
ト１４を塗布したのち、光学露光によるリソグラフィー
を行ってソース電極およびドレイン電極を形成する領域
のフォトレジスト１４を除去して図３（ａ）のように窓
（開口）１５を形成する。続いて窓１５を形成した領域
に集束電子線直接描画法にてリソグラフィーを行い、筋
状のレジストパターンを残し、このレジストパターンを
マスクにしてＩｎＧａＡｓチャネル層３に達する溝１１
を図３（ｂ）および（ｃ）のようにエッチングにより形
成する。なお、図３（ｃ）は図３（ｂ）中のＡ−Ａ線側
断面図である。
クト層６上にＥＢ用レジスト１３としてＰＭＭＡを塗布
し、さらにその上にノボラック系樹脂にてフォトレジス
ト１４を塗布したのち、光学露光によるリソグラフィー
を行ってソース電極およびドレイン電極を形成する領域
のフォトレジスト１４を除去して図３（ａ）のように窓
（開口）１５を形成する。続いて窓１５を形成した領域
に集束電子線直接描画法にてリソグラフィーを行い、筋
状のレジストパターンを残し、このレジストパターンを
マスクにしてＩｎＧａＡｓチャネル層３に達する溝１１
を図３（ｂ）および（ｃ）のようにエッチングにより形
成する。なお、図３（ｃ）は図３（ｂ）中のＡ−Ａ線側
断面図である。
【００１２】その後酸素プラズマにより、フォトレジス
ト１４およびフォトレジスト１４に覆われていないＥＢ
用レジスト１３の除去を行なって図４（ａ）および
（ｂ）の状態とする。続いて溝１１内およびフォトレジ
スト１４上にオーミック性金属を蒸着したのち、ＥＢ用
レジスト１３およびフォトレジスト１４のリフトオフに
て不要部分のオーミック性金属をも除去することによ
り、図４（ｃ）のようにソース電極７およびドレイン電
極８を形成する。その後、ソース電極７およびドレイン
電極８を含む半導体層上に画像反転可能なノボラック系
レジストをゲート形成用レジスト１６として塗布し、該
レジスト１６をマスクにゲート形成部分のｎ−ＩｎＧａ
Ａｓオーミックコンタクト層６をエッチングして図５に
示すようにＩｎＡｌＡｓショットキーコンタクト層５に
接するゲートリセス１０を形成する。次いで、該ゲート
リセス１０およびゲート形成用レジスト１６上にゲート
電極金属を蒸着したのち、該レジスト１６をリフトオフ
して不要のゲート電極金属を除去することにより、リセ
ス１０内にゲート電極９を形成した図１（ａ）に示すヘ
テロ接合電界効果トランジスタが得られる。
ト１４およびフォトレジスト１４に覆われていないＥＢ
用レジスト１３の除去を行なって図４（ａ）および
（ｂ）の状態とする。続いて溝１１内およびフォトレジ
スト１４上にオーミック性金属を蒸着したのち、ＥＢ用
レジスト１３およびフォトレジスト１４のリフトオフに
て不要部分のオーミック性金属をも除去することによ
り、図４（ｃ）のようにソース電極７およびドレイン電
極８を形成する。その後、ソース電極７およびドレイン
電極８を含む半導体層上に画像反転可能なノボラック系
レジストをゲート形成用レジスト１６として塗布し、該
レジスト１６をマスクにゲート形成部分のｎ−ＩｎＧａ
Ａｓオーミックコンタクト層６をエッチングして図５に
示すようにＩｎＡｌＡｓショットキーコンタクト層５に
接するゲートリセス１０を形成する。次いで、該ゲート
リセス１０およびゲート形成用レジスト１６上にゲート
電極金属を蒸着したのち、該レジスト１６をリフトオフ
して不要のゲート電極金属を除去することにより、リセ
ス１０内にゲート電極９を形成した図１（ａ）に示すヘ
テロ接合電界効果トランジスタが得られる。
【００１３】なお、上記実施例においては、オーミック
性電極、即ちソース電極およびドレイン電極の形成部位
について、溝形成の場合を説明したが、これは複数の穴
を形成した場合であっても同じ効果を示す。また、上記
実施例ではオーミック性電極形成部位の溝底がＩｎＧａ
Ａｓチャネル層に達する場合について述べたが、この溝
底がｎ−ＩｎＡｌＡｓキャリア供給層に達する場合であ
っても同じような効果が得られる。なお、溝の形成を行
なうリソグラフィーの方法として上記実施例では集束電
子線直接描画法を用いた場合を示したが、この方法のほ
かに光学露光法や干渉露光法などを用いてもよい。
性電極、即ちソース電極およびドレイン電極の形成部位
について、溝形成の場合を説明したが、これは複数の穴
を形成した場合であっても同じ効果を示す。また、上記
実施例ではオーミック性電極形成部位の溝底がＩｎＧａ
Ａｓチャネル層に達する場合について述べたが、この溝
底がｎ−ＩｎＡｌＡｓキャリア供給層に達する場合であ
っても同じような効果が得られる。なお、溝の形成を行
なうリソグラフィーの方法として上記実施例では集束電
子線直接描画法を用いた場合を示したが、この方法のほ
かに光学露光法や干渉露光法などを用いてもよい。
【００１４】
【発明の効果】以上説明したように、この発明によれ
ば、ヘテロ接合電界効果トランジスタにおいて、ソース
・ドレイン電極間の電気抵抗を大きくさせる原因となる
ＩｎＡｌＡｓショットキーコンタクト層に該層を貫通す
る溝または穴を形成し、該層よりも基板側にあるｎ−Ｉ
ｎＡｌＡｓキャリア供給層もしくはＩｎＧａＡｓチャネ
ル層に直接接触させるようにオーミック性電極を形成し
たことにより、ソース・ドレイン両電極間の電気抵抗を
低く抑えることができ、これによって高速性、信号増幅
率、低雑音性能などのトランジスタ性能を一層向上させ
ることができるのである。
ば、ヘテロ接合電界効果トランジスタにおいて、ソース
・ドレイン電極間の電気抵抗を大きくさせる原因となる
ＩｎＡｌＡｓショットキーコンタクト層に該層を貫通す
る溝または穴を形成し、該層よりも基板側にあるｎ−Ｉ
ｎＡｌＡｓキャリア供給層もしくはＩｎＧａＡｓチャネ
ル層に直接接触させるようにオーミック性電極を形成し
たことにより、ソース・ドレイン両電極間の電気抵抗を
低く抑えることができ、これによって高速性、信号増幅
率、低雑音性能などのトランジスタ性能を一層向上させ
ることができるのである。
【図１】（ａ）はこの発明のヘテロ接合電界効果トラン
ジスタを示す側断面図であり、（ｂ）は図１（ａ）中の
Ａ−Ａ線側断面図である。
ジスタを示す側断面図であり、（ｂ）は図１（ａ）中の
Ａ−Ａ線側断面図である。
【図２】（ａ）乃至（ｄ）はこの発明のヘテロ接合電界
効果トランジスタの製造工程の一実施例を示す側断面図
である。
効果トランジスタの製造工程の一実施例を示す側断面図
である。
【図３】（ａ）乃至（ｃ）はこの発明のヘテロ接合電界
効果トランジスタの製造工程の一実施例を示す図２
（ａ）乃至（ｄ）に続く側断面図であり、かつ図３
（ｃ）は図３（ｂ）中のＡ−Ａ線側断面図である。
効果トランジスタの製造工程の一実施例を示す図２
（ａ）乃至（ｄ）に続く側断面図であり、かつ図３
（ｃ）は図３（ｂ）中のＡ−Ａ線側断面図である。
【図４】（ａ）乃至（ｃ）はこの発明のヘテロ接合電界
効果トランジスタの製造工程の一実施例を示す図３
（ａ）乃至（ｃ）に続く側断面図であり、かつ図４
（ｂ）は図４（ａ）中のＡ−Ａ線側断面図である。
効果トランジスタの製造工程の一実施例を示す図３
（ａ）乃至（ｃ）に続く側断面図であり、かつ図４
（ｂ）は図４（ａ）中のＡ−Ａ線側断面図である。
【図５】この発明のヘテロ接合電界効果トランジスタの
製造工程の一実施例を示す図４（ａ）乃至（ｃ）に続く
側断面図である。
製造工程の一実施例を示す図４（ａ）乃至（ｃ）に続く
側断面図である。
【図６】（ａ）は従来のヘテロ接合電界効果トランジス
タを示す側断面図であり、（ｂ）は図６（ａ）中のＡ−
Ａ線側断面図である。
タを示す側断面図であり、（ｂ）は図６（ａ）中のＡ−
Ａ線側断面図である。
１ ＩｎＰ基板 ２ ＩｎＡｌＡｓバッファ層 ３ ＩｎＧａＡｓチャネル層 ４ ｎ−ＩｎＡｌＡｓキャリア供給層 ５ ＩｎＡｌＡｓショットキーコンタクト層 ６ ｎ−ＩｎＧａＡｓオーミックコンタクト層 ７ ソース電極 ８ ドレイン電極 ９ ゲート電極 １０ ゲートリセス １１ 溝又は穴 １２ フォトレジスト １３ ＥＢ用レジスト １４ フォトレジスト １５ 窓 １６ ゲート形成用レジスト
Claims (1)
- 【請求項１】 ＩｎＰ半導体基板上にＩｎＡｌＡｓバッ
ファ層、ＩｎＧａＡｓチャネル層、ｎ−ＩｎＡｌＡｓキ
ャリア供給層、ＩｎＡｌＡｓショットキーコンタクト
層、ｎ−ＩｎＧａＡｓオーミックコンタクト層を順次積
層して得た半導体積層構造のオーミック性電極形成部位
に、前記ｎ−ＩｎＧａＡｓオーミックコンタクト層およ
びＩｎＡｌＡｓショットキーコンタクト層を貫通し、ｎ
−ＩｎＡｌＡｓキャリア供給層もしくはＩｎＧａＡｓチ
ャネル層に達する連続する１つ以上の溝または穴を形成
し、該溝または穴の内面から上面にかけてオーミック性
電極が形成されていることを特徴とするヘテロ接合電界
効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224392A JPH05218099A (ja) | 1992-02-07 | 1992-02-07 | ヘテロ接合電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224392A JPH05218099A (ja) | 1992-02-07 | 1992-02-07 | ヘテロ接合電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218099A true JPH05218099A (ja) | 1993-08-27 |
Family
ID=12077359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2224392A Pending JPH05218099A (ja) | 1992-02-07 | 1992-02-07 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218099A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253559A (ja) * | 2005-03-14 | 2006-09-21 | Nichia Chem Ind Ltd | 電界効果トランジスタ及びその製造方法 |
| JP2007165446A (ja) * | 2005-12-12 | 2007-06-28 | Oki Electric Ind Co Ltd | 半導体素子のオーミックコンタクト構造 |
-
1992
- 1992-02-07 JP JP2224392A patent/JPH05218099A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253559A (ja) * | 2005-03-14 | 2006-09-21 | Nichia Chem Ind Ltd | 電界効果トランジスタ及びその製造方法 |
| US8242539B2 (en) | 2005-03-14 | 2012-08-14 | Nichia Corporation | Field effect transistor with carrier transit layer in mesa having inclined sides |
| JP2007165446A (ja) * | 2005-12-12 | 2007-06-28 | Oki Electric Ind Co Ltd | 半導体素子のオーミックコンタクト構造 |
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