JP2000294767A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Abstract
(57)【要約】
【課題】 蓄積されたホールによりチャネルのポテンシ
ャル分布が変調され、この結果ドレイン電圧でチャネル
電流が制御できなくなるという課題を解決する。 【解決手段】 GaAs基板１上にアンドープドGaAsバッ
ファ層２、アンドープドIn0.2Ga08Asバッファ層３、ア
ンドープドGaAs層４のバンドギャップの異なる３つの半
導体層を下から順に形成し、このアンドープドGaAs層４
上にソース電極６を形成し、バンドギャップの小さい方
のアンドープドIn0.2Ga0.8As層３をチャネルとし、アン
ドープドIn0.2Ga0.8As層３に存在し得る電子およびホー
ルの波動関数が重なる距離にソース電極６が形成されて
いることを特徴とする。
ャル分布が変調され、この結果ドレイン電圧でチャネル
電流が制御できなくなるという課題を解決する。 【解決手段】 GaAs基板１上にアンドープドGaAsバッ
ファ層２、アンドープドIn0.2Ga08Asバッファ層３、ア
ンドープドGaAs層４のバンドギャップの異なる３つの半
導体層を下から順に形成し、このアンドープドGaAs層４
上にソース電極６を形成し、バンドギャップの小さい方
のアンドープドIn0.2Ga0.8As層３をチャネルとし、アン
ドープドIn0.2Ga0.8As層３に存在し得る電子およびホー
ルの波動関数が重なる距離にソース電極６が形成されて
いることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は移動体通信機器等の
情報、通信分野に使用される電界効果トランジスタに関
するものである。
情報、通信分野に使用される電界効果トランジスタに関
するものである。
【０００２】
【従来の技術】携帯電話等の移動体通信機器の高周波回
路ブロックには、シリコン素子に比較して低消費電力、
低雑音、低歪み等の優れた特性を有する化合物半導体、
特にガリウム砒素系の電界効果トランジスタ(以下FETと
称する。)が多く用いられている。
路ブロックには、シリコン素子に比較して低消費電力、
低雑音、低歪み等の優れた特性を有する化合物半導体、
特にガリウム砒素系の電界効果トランジスタ(以下FETと
称する。)が多く用いられている。
【０００３】従来のガリウム砒素系FETについて図面を
用いて説明する。
用いて説明する。
【０００４】図９は、従来のガリウム砒素(GaAs)FETの
断面図である。
断面図である。
【０００５】図９に示すように、このGaAsFETは半絶縁
性GaAs基板（以下GaAs基板と称する。）１上に、バッフ
ァ層としてエピタキシャル成長させた厚みが300nmのア
ンドープドGaAs層２とn型不純物としてSiを3E17だけド
ープした厚みが100nmのｎ型GaAs活性層９が順次形成さ
れる。
性GaAs基板（以下GaAs基板と称する。）１上に、バッフ
ァ層としてエピタキシャル成長させた厚みが300nmのア
ンドープドGaAs層２とn型不純物としてSiを3E17だけド
ープした厚みが100nmのｎ型GaAs活性層９が順次形成さ
れる。
【０００６】このGaAs活性層９の所定位置上に厚みが50
nmのAuGeと、厚みが200nmのAuの２層を順次形成され、
合金化熱処理を施したソース電極１０とドレイン電極１
１およびn型GaAs活性層９とショトキー接合をなすTi、P
tおよびAuの３層メタルをそれぞれ50nm、100nm、200nm
の厚みに順次形成されたゲート電極が形成された構造の
ものである。
nmのAuGeと、厚みが200nmのAuの２層を順次形成され、
合金化熱処理を施したソース電極１０とドレイン電極１
１およびn型GaAs活性層９とショトキー接合をなすTi、P
tおよびAuの３層メタルをそれぞれ50nm、100nm、200nm
の厚みに順次形成されたゲート電極が形成された構造の
ものである。
【０００７】
【発明が解決しようとする課題】このような従来のGaAs
FETにバイアスを印加し動作させた時の図９に示したC-
C'線に沿った断面のチャネルのエネルギーバンドを図１
０に示す。ゲート電極１２のドレイン電極１１側の端部
に発生する高電界領域で加速されたキャリア電子は、格
子との衝突によって電子ホール対を発生させるが、従来
のGaAsFETの場合、この電子とホールはチャネルが図１
０に示すようなポテンシャル分布を持つため、チャネル
の深さ方向に異なる空間に分離されてしまう。
FETにバイアスを印加し動作させた時の図９に示したC-
C'線に沿った断面のチャネルのエネルギーバンドを図１
０に示す。ゲート電極１２のドレイン電極１１側の端部
に発生する高電界領域で加速されたキャリア電子は、格
子との衝突によって電子ホール対を発生させるが、従来
のGaAsFETの場合、この電子とホールはチャネルが図１
０に示すようなポテンシャル分布を持つため、チャネル
の深さ方向に異なる空間に分離されてしまう。
【０００８】この結果、チャネルの深い部分にホールの
みの蓄積層が形成される。ドレイン電圧を増加させてい
くにつれて電子ホール対の発生量が増え、ホールの蓄積
量が増加する。このホールにより、チャネルのポテンシ
ャルが変調され、ゲート電圧でチャネル電流を制御する
ことが困難になる、所謂暴走状態に陥るという課題が存
在する。このようにゲート電圧でチャネル電流を制御で
きなくなった場合のドレイン電流−ドレイン電圧特性を
図１１に示す。
みの蓄積層が形成される。ドレイン電圧を増加させてい
くにつれて電子ホール対の発生量が増え、ホールの蓄積
量が増加する。このホールにより、チャネルのポテンシ
ャルが変調され、ゲート電圧でチャネル電流を制御する
ことが困難になる、所謂暴走状態に陥るという課題が存
在する。このようにゲート電圧でチャネル電流を制御で
きなくなった場合のドレイン電流−ドレイン電圧特性を
図１１に示す。
【０００９】図１１に示すように、ドレイン電圧を上げ
ていくにつれて、ある時点でチャネル電流が制御できな
くなったために、ドレイン電流が暴走状態になっている
ことがわかる。
ていくにつれて、ある時点でチャネル電流が制御できな
くなったために、ドレイン電流が暴走状態になっている
ことがわかる。
【００１０】本発明は従来のFETで課題となっていたチ
ャネル電流の暴走という問題を解決するもので、その目
的は高ドレイン電圧印加条件下でも正常に動作するFET
を提供することにある。
ャネル電流の暴走という問題を解決するもので、その目
的は高ドレイン電圧印加条件下でも正常に動作するFET
を提供することにある。
【００１１】
【課題を解決するための手段】本発明の請求項１記載の
電界効果トランジスタは、半導体基板上に下から順にバ
ンドギャップの異なる第１の半導体層および第２の半導
体層が形成され、この第２の半導体層上にソース電極が
形成され、バンドギャップが前記第２の半導体層より小
さい前記第１の半導体層をチャネルとし、前記第１の半
導体層に存在し得る電子およびホールの波動関数が重な
る距離に前記第２の半導体層表面に設けられた前記ソー
ス電極が形成されていることを特徴とするものである。
本発明の請求項２記載の電界効果トランジスタは、請求
項１記載の電界効果トランジスタにおいて、前記第２の
半導体層上に前記第１の半導体層よりバンドギャップの
大きい第３の半導体層とゲート電極が順次選択的に形成
され、前記第３の半導体層の厚みが、前記第２の半導体
層の上に設けられるゲート電極である金属層と前記第１
の半導体層に存在し得る電子とホールの波動関数とが重
ならない厚みになるように形成されていることを特徴と
するものである。請求項１および請求項２に記載の発明
は、いずれもこの構成により、電子及びホールはバンド
ギャップの狭い第１の半導体層内に局在し、電位勾配に
よりソース電極下に達するとトンネル効果によりソース
電極に吸い込まれ、速やかに再結合し消滅するため、ホ
ールの蓄積が防止され、ドレイン電圧によらず常にゲー
ト電圧によりチャネル電流を制御することが可能とな
る。
電界効果トランジスタは、半導体基板上に下から順にバ
ンドギャップの異なる第１の半導体層および第２の半導
体層が形成され、この第２の半導体層上にソース電極が
形成され、バンドギャップが前記第２の半導体層より小
さい前記第１の半導体層をチャネルとし、前記第１の半
導体層に存在し得る電子およびホールの波動関数が重な
る距離に前記第２の半導体層表面に設けられた前記ソー
ス電極が形成されていることを特徴とするものである。
本発明の請求項２記載の電界効果トランジスタは、請求
項１記載の電界効果トランジスタにおいて、前記第２の
半導体層上に前記第１の半導体層よりバンドギャップの
大きい第３の半導体層とゲート電極が順次選択的に形成
され、前記第３の半導体層の厚みが、前記第２の半導体
層の上に設けられるゲート電極である金属層と前記第１
の半導体層に存在し得る電子とホールの波動関数とが重
ならない厚みになるように形成されていることを特徴と
するものである。請求項１および請求項２に記載の発明
は、いずれもこの構成により、電子及びホールはバンド
ギャップの狭い第１の半導体層内に局在し、電位勾配に
よりソース電極下に達するとトンネル効果によりソース
電極に吸い込まれ、速やかに再結合し消滅するため、ホ
ールの蓄積が防止され、ドレイン電圧によらず常にゲー
ト電圧によりチャネル電流を制御することが可能とな
る。
【００１２】さらに、請求項２に記載の発明では、ゲー
ト電極下ではトンネル効果がなくなるので、ゲート電極
によるチャネル電流の制御性をさらに保つことができ
る。
ト電極下ではトンネル効果がなくなるので、ゲート電極
によるチャネル電流の制御性をさらに保つことができ
る。
【００１３】本発明の請求項３記載の電界効果トランジ
スタは、請求項２記載の電界効果トランジスタにおい
て、ソース電極の一部が第３の半導体層上にオーバーラ
ップするように形成されていることを特徴とするもので
ある。
スタは、請求項２記載の電界効果トランジスタにおい
て、ソース電極の一部が第３の半導体層上にオーバーラ
ップするように形成されていることを特徴とするもので
ある。
【００１４】この構成により、ゲート・ソース間の寄生
抵抗の低減が図られるため、ゲート電極によるチャネル
電流の制御性を保ちつつ、より大きなFETの電流密度が
実現される。
抵抗の低減が図られるため、ゲート電極によるチャネル
電流の制御性を保ちつつ、より大きなFETの電流密度が
実現される。
【００１５】本発明の請求項４記載の電界効果トランジ
スタは、請求項２または３記載の電界効果トランジスタ
において、第３の半導体層上に更にP型の半導体層が形
成され、前記P型半導体層をゲート電極とすることを特
徴とするものである。
スタは、請求項２または３記載の電界効果トランジスタ
において、第３の半導体層上に更にP型の半導体層が形
成され、前記P型半導体層をゲート電極とすることを特
徴とするものである。
【００１６】この構成により、ゲート電極として金属半
導体間のショトキー接合を用いる場合より大きなビルト
インポテンシャルが得られ、ゲート電極によるチャネル
電流の制御性を保つことができる。また、同じしきい値
電圧のショトキー接合型ゲート構造を有するFETと比較
すると、より大きな最大ドレイン電流を達成することが
できる。
導体間のショトキー接合を用いる場合より大きなビルト
インポテンシャルが得られ、ゲート電極によるチャネル
電流の制御性を保つことができる。また、同じしきい値
電圧のショトキー接合型ゲート構造を有するFETと比較
すると、より大きな最大ドレイン電流を達成することが
できる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。
て図面を用いて説明する。
【００１８】（実施の形態１）図１は、本発明の第１の
実施の形態におけるFETの断面図である。図１に示すよ
うに、このFETは、半絶縁性GaAs基板１上に、MOCVD法に
より厚さが300nmのアンドープドGaAsバッファ層２、第
１の半導体層である厚さが10nmのアンドープドIn0.2Ga
0.8As層３、第２の半導体層である4E12の面密度のδ-ド
ープドSi４’を間に挿入した厚さが5nmのアンドープドG
aAs層４およびアンドープドGaAs層４より面積の小さい
第３の半導体層である厚さが20nmのアンドープドIn0.5G
a0.5P層５が順次形成される。
実施の形態におけるFETの断面図である。図１に示すよ
うに、このFETは、半絶縁性GaAs基板１上に、MOCVD法に
より厚さが300nmのアンドープドGaAsバッファ層２、第
１の半導体層である厚さが10nmのアンドープドIn0.2Ga
0.8As層３、第２の半導体層である4E12の面密度のδ-ド
ープドSi４’を間に挿入した厚さが5nmのアンドープドG
aAs層４およびアンドープドGaAs層４より面積の小さい
第３の半導体層である厚さが20nmのアンドープドIn0.5G
a0.5P層５が順次形成される。
【００１９】FET形成領域のみエピタキシャル層をメサ
状に残し、他の部分のエピタキシャル層はエッチング除
去する。厚さが20nmのアンドープドIn0.5Ga0.5P層５上
に、下からTi、Pt、Auの順で形成された厚さがそれぞれ
50nm、100nm、200nmの３層メタルによるソース電極６と
ドレイン電極７が形成された構造である。ソース電極６
とドレイン電極７はアンドープド In0.5Ga0.5P層５の所
定の領域を除去し、露出された5nmのアンドープドGaAs
層４の上に電子ビーム蒸着とリフトオフにより、下から
Ti、Pt、Auの順で形成された３層メタルをそれぞれ50n
m、100nmの厚みで形成する。また、FETのゲート長（L
g）は1μmゲート幅（Wg）は200μmである。
状に残し、他の部分のエピタキシャル層はエッチング除
去する。厚さが20nmのアンドープドIn0.5Ga0.5P層５上
に、下からTi、Pt、Auの順で形成された厚さがそれぞれ
50nm、100nm、200nmの３層メタルによるソース電極６と
ドレイン電極７が形成された構造である。ソース電極６
とドレイン電極７はアンドープド In0.5Ga0.5P層５の所
定の領域を除去し、露出された5nmのアンドープドGaAs
層４の上に電子ビーム蒸着とリフトオフにより、下から
Ti、Pt、Auの順で形成された３層メタルをそれぞれ50n
m、100nmの厚みで形成する。また、FETのゲート長（L
g）は1μmゲート幅（Wg）は200μmである。
【００２０】図２および図３は、図１に示すソース電極
６下のA-A'線に沿った断面での半導体層のエネルギーバ
ンド図と、ゲート電極８下のB-B'線に沿った断面での半
導体層のエネルギーバンド図をそれぞれ示すものであ
る。
６下のA-A'線に沿った断面での半導体層のエネルギーバ
ンド図と、ゲート電極８下のB-B'線に沿った断面での半
導体層のエネルギーバンド図をそれぞれ示すものであ
る。
【００２１】図３に示すように、ゲート電極８下で発生
した電子ホール対はバンドギャップの狭いアンドープド
In0.2Ga0.8As層３内に局在している。このホールはドレ
イン電圧印加状態でポテンシャル勾配に沿ってソース電
極方向に移動し、図２のエネルギーバンド図に示すよう
にトンネル接合可能な５nmの厚みに設定されたアンドー
プドGaAs層４をトンネルし、ソース電極６に吸い出さ
れ、電子と再結合し、消滅する。つまり、アンドープド
In0.2Ga0.8As層３内に局在している電子およびホールの
波動関数が、ソース電極６に重なる距離に形成されてい
ることにより、電位勾配によりソース電極６下にホール
が達するとトンネル効果によりソース電極６に吸い込ま
れ、速やかに電子と再結合し消滅するため、ホールの蓄
積が防止され、ドレイン電圧によらず常にゲート電圧に
よりチャネル電流を制御することが可能となる。
した電子ホール対はバンドギャップの狭いアンドープド
In0.2Ga0.8As層３内に局在している。このホールはドレ
イン電圧印加状態でポテンシャル勾配に沿ってソース電
極方向に移動し、図２のエネルギーバンド図に示すよう
にトンネル接合可能な５nmの厚みに設定されたアンドー
プドGaAs層４をトンネルし、ソース電極６に吸い出さ
れ、電子と再結合し、消滅する。つまり、アンドープド
In0.2Ga0.8As層３内に局在している電子およびホールの
波動関数が、ソース電極６に重なる距離に形成されてい
ることにより、電位勾配によりソース電極６下にホール
が達するとトンネル効果によりソース電極６に吸い込ま
れ、速やかに電子と再結合し消滅するため、ホールの蓄
積が防止され、ドレイン電圧によらず常にゲート電圧に
よりチャネル電流を制御することが可能となる。
【００２２】図４にこのFETのドレイン電流−ドレイン
電圧特性を示す。図４に示されたドレイン電流−ドレイ
ン電圧特性によれば、ソース電極６でのトンネル接合に
よるホールの吸い出しにより、チャネルでのホールの蓄
積が防止されることがわかる。この結果、ゲート電圧に
より常にドレイン電流が制御され、ドレイン電流が暴走
状態を防ぐことができ、高ドレイン電圧印加条件下でも
正常に動作することができる。
電圧特性を示す。図４に示されたドレイン電流−ドレイ
ン電圧特性によれば、ソース電極６でのトンネル接合に
よるホールの吸い出しにより、チャネルでのホールの蓄
積が防止されることがわかる。この結果、ゲート電圧に
より常にドレイン電流が制御され、ドレイン電流が暴走
状態を防ぐことができ、高ドレイン電圧印加条件下でも
正常に動作することができる。
【００２３】以上の効果は、ゲート電極８がアンドープ
ドGaAs層４上に形成されても同じ効果があるが、さらに
図に示すように厚さが20nmのアンドープドIn0.5Ga0.5P
層５の上にゲート電極８が形成されていると、ゲート電
極下ではトンネル効果がなくなるのでより正常動作して
もゲート電圧によるチャネル電極の制御性をさらに保つ
ことができる。
ドGaAs層４上に形成されても同じ効果があるが、さらに
図に示すように厚さが20nmのアンドープドIn0.5Ga0.5P
層５の上にゲート電極８が形成されていると、ゲート電
極下ではトンネル効果がなくなるのでより正常動作して
もゲート電圧によるチャネル電極の制御性をさらに保つ
ことができる。
【００２４】（実施の形態２）図５は本発明の第２の実
施の形態におけるFETの断面図である。
施の形態におけるFETの断面図である。
【００２５】第２の実施の形態におけるFETと第１の実
施の形態におけるFETと異なる部分は、第２の実施の形
態におけるFETがソース電極６とドレイン電極７の一部
がアンドープドIn0.5Ga0.5P層５上に一部オーバーラッ
プして形成されている点である。
施の形態におけるFETと異なる部分は、第２の実施の形
態におけるFETがソース電極６とドレイン電極７の一部
がアンドープドIn0.5Ga0.5P層５上に一部オーバーラッ
プして形成されている点である。
【００２６】図５に実施の形態２におけるFETの断面を
示す。このFETのゲート長（Lg）、ゲート幅（Wg）は、
第１の実施の形態におけるFETの場合と同様に、それぞ
れ1μm、200μmである。図５に示すように、ゲート電極
８からソース電極６までの5nmのアンドープドGaAs層４
上は全て20nmのアンドープドIn0.5Ga0.5P層５で被われ
た構造になっているため、表面からの空乏層がアンドー
プドIn0.2Ga0.8As３チャネルに達しない。このためゲー
ト電極８とソース電極６の間のアンドープドGaAs層４が
露出した第１の実施の形態の構造と比較してゲートーソ
ース間の寄生抵抗が低減される。
示す。このFETのゲート長（Lg）、ゲート幅（Wg）は、
第１の実施の形態におけるFETの場合と同様に、それぞ
れ1μm、200μmである。図５に示すように、ゲート電極
８からソース電極６までの5nmのアンドープドGaAs層４
上は全て20nmのアンドープドIn0.5Ga0.5P層５で被われ
た構造になっているため、表面からの空乏層がアンドー
プドIn0.2Ga0.8As３チャネルに達しない。このためゲー
ト電極８とソース電極６の間のアンドープドGaAs層４が
露出した第１の実施の形態の構造と比較してゲートーソ
ース間の寄生抵抗が低減される。
【００２７】また本実施の形態２におけるFETは、ドレ
イン電極７もソース電極６と同様にトンネル接合を用い
ており、かつドレイン側の寄生抵抗を低減させるためド
レイン電極７もソース電極６と同じように一部20nmのア
ンドープドIn0.5Ga0.5P層５上にオーバーラップする構
成をとっている。
イン電極７もソース電極６と同様にトンネル接合を用い
ており、かつドレイン側の寄生抵抗を低減させるためド
レイン電極７もソース電極６と同じように一部20nmのア
ンドープドIn0.5Ga0.5P層５上にオーバーラップする構
成をとっている。
【００２８】図６は第２の実施の形態におけるFETのド
レイン電圧−ドレイン電流特性を示したものである。第
１の実施の形態におけるFETと同じくソース電極６での
トンネル接合の形成によりホールの吸い出しが行われる
ことにより、ホールの蓄積が防止され、ゲート電圧によ
り常にドレイン電流が制御されていることがわかる。
レイン電圧−ドレイン電流特性を示したものである。第
１の実施の形態におけるFETと同じくソース電極６での
トンネル接合の形成によりホールの吸い出しが行われる
ことにより、ホールの蓄積が防止され、ゲート電圧によ
り常にドレイン電流が制御されていることがわかる。
【００２９】また、チャネルを形成しているアンドープ
ドIn0.2Ga0.8As３のエピタキシャル層構造が第１の実施
の形態におけるFETの場合と同じであるにもかかわらず
ソース−ゲート間とソース−ドレイン間の寄生抵抗が低
減されたことにより、第１の実施の形態の場合より大き
なドレイン電流と相互コンダクタンスが得られているこ
とがわかる。
ドIn0.2Ga0.8As３のエピタキシャル層構造が第１の実施
の形態におけるFETの場合と同じであるにもかかわらず
ソース−ゲート間とソース−ドレイン間の寄生抵抗が低
減されたことにより、第１の実施の形態の場合より大き
なドレイン電流と相互コンダクタンスが得られているこ
とがわかる。
【００３０】つまり、第２の本実施の形態におけるFET
によれば、ソースのトンネル接合によるホールの吸い出
しとゲート−ソース間の寄生抵抗の低減を同時に達成す
ることができ、またゲート電極８によるチャネル電流の
制御性を保ちつつより大きなFETの電流密度が実現する
ことができる。
によれば、ソースのトンネル接合によるホールの吸い出
しとゲート−ソース間の寄生抵抗の低減を同時に達成す
ることができ、またゲート電極８によるチャネル電流の
制御性を保ちつつより大きなFETの電流密度が実現する
ことができる。
【００３１】（実施の形態３）図７は本発明の第３の実
施の形態を示すFETの断面図である。
施の形態を示すFETの断面図である。
【００３２】第３の実施の形態におけるFETと第２の実
施の形態におけるFETと異なる部分は、第２の実施の形
態におけるFETにおける第３の半導体層上に更にＰ型半
導体層であるP型GaAs層１３が形成され、このP型GaAs層
１３をゲート電極とすることを特徴とするものである。
施の形態におけるFETと異なる部分は、第２の実施の形
態におけるFETにおける第３の半導体層上に更にＰ型半
導体層であるP型GaAs層１３が形成され、このP型GaAs層
１３をゲート電極とすることを特徴とするものである。
【００３３】図７に示した第３の実施の形態におけるFE
Tの断面を示す。半絶縁性GaAs基板１上にMOCVD法により
300nmのアンドープドGaAsバッファ層２、10nmのアンド
ープドIn0.2Ga0.8As層３、4E12の面密度のδドープドSi
４’を間に挿入した5nmのアンドープドGaAs層４、20nm
のアンドープドIn0.5Ga0.5P層５、3E18に炭素をアンド
ープドした20nmのp-GaAs層１３を下から順次形成し、FE
T形成領域のみエピタキシャル層をメサ状に残し他の部
分はエッチング除去する。またゲート部分にのみp-GaAs
層１３を残し、他の部分のp-GaAs層１３はエッチング除
去する。ゲート電極の引き出し用金属としてp-GaAs層１
３上にこの層とオーム性接触を形成する厚さがそれぞれ
50nm、100nm、200nmのTi、Pt、Auの３層メタル１４を電
子ビーム蒸着とリフトオフにより形成する。次に、表面
に露出したアンドープドIn0.5Ga0 .5P層５の所定の領域
を除去し、ソース電極６、ドレイン電極７を5nmのアン
ドープドGaAs層４の上に、下から順に50nm、100nm、200
nmの厚みのTi、Pt、Auの３層メタル１４を電子ビーム蒸
着とリフトオフにより形成する。なお、ソース電極６と
ドレイン電極７は実施の形態２と同様に一部アンドープ
ドIn0.5Ga0.5P層５上にオーバーラップするように形成
する。
Tの断面を示す。半絶縁性GaAs基板１上にMOCVD法により
300nmのアンドープドGaAsバッファ層２、10nmのアンド
ープドIn0.2Ga0.8As層３、4E12の面密度のδドープドSi
４’を間に挿入した5nmのアンドープドGaAs層４、20nm
のアンドープドIn0.5Ga0.5P層５、3E18に炭素をアンド
ープドした20nmのp-GaAs層１３を下から順次形成し、FE
T形成領域のみエピタキシャル層をメサ状に残し他の部
分はエッチング除去する。またゲート部分にのみp-GaAs
層１３を残し、他の部分のp-GaAs層１３はエッチング除
去する。ゲート電極の引き出し用金属としてp-GaAs層１
３上にこの層とオーム性接触を形成する厚さがそれぞれ
50nm、100nm、200nmのTi、Pt、Auの３層メタル１４を電
子ビーム蒸着とリフトオフにより形成する。次に、表面
に露出したアンドープドIn0.5Ga0 .5P層５の所定の領域
を除去し、ソース電極６、ドレイン電極７を5nmのアン
ドープドGaAs層４の上に、下から順に50nm、100nm、200
nmの厚みのTi、Pt、Auの３層メタル１４を電子ビーム蒸
着とリフトオフにより形成する。なお、ソース電極６と
ドレイン電極７は実施の形態２と同様に一部アンドープ
ドIn0.5Ga0.5P層５上にオーバーラップするように形成
する。
【００３４】図８に本発明の第３の実施の形態のFETと
第２の実施の形態のFETのゲート電圧−ドレイン電流特
性をそれぞれ示す。ここで、図８に示す曲線Aは、本発
明の第３の実施の形態におけるFETのゲート電圧−ドレ
イン電流特性、また図８に示す曲線Bは、本発明の第２
の実施の形態におけるFETのゲート電圧ードレイン電流
特性を示すものである。図８に示すように、ゲート電極
としてP型GaAs層１３を用いることにより、ゲート電極
に金属ー半導体間のショトキー接合を使った第２の実施
の形態のFETと同程度の最大ドレイン電流がより浅いし
きい値電圧で得られていることがわかる。
第２の実施の形態のFETのゲート電圧−ドレイン電流特
性をそれぞれ示す。ここで、図８に示す曲線Aは、本発
明の第３の実施の形態におけるFETのゲート電圧−ドレ
イン電流特性、また図８に示す曲線Bは、本発明の第２
の実施の形態におけるFETのゲート電圧ードレイン電流
特性を示すものである。図８に示すように、ゲート電極
としてP型GaAs層１３を用いることにより、ゲート電極
に金属ー半導体間のショトキー接合を使った第２の実施
の形態のFETと同程度の最大ドレイン電流がより浅いし
きい値電圧で得られていることがわかる。
【００３５】なお、以上の実施の形態ではInGaAsとGaAs
のヘテロ接合を例に挙げて説明したが、GaAsとAlGaAs、
InGaAsとInAlAs、GaAsとInGaP、SiGeとSi等いかなる組
み合わせにおいても第1の実施の形態ないし第３の実施
の形態において説明した本発明を用いることにより同様
の効果が得られる。
のヘテロ接合を例に挙げて説明したが、GaAsとAlGaAs、
InGaAsとInAlAs、GaAsとInGaP、SiGeとSi等いかなる組
み合わせにおいても第1の実施の形態ないし第３の実施
の形態において説明した本発明を用いることにより同様
の効果が得られる。
【００３６】また半導体基板についても本実施の形態で
用いたGaAsに限るものではなく、Si、InP、GaNなど他の
基板を用いることも可能である。
用いたGaAsに限るものではなく、Si、InP、GaNなど他の
基板を用いることも可能である。
【００３７】
【発明の効果】以上のように本発明によれば、FETのチ
ャネルにおいて発生する電子ホール対を空間的にほぼ同
じ場所に局在させ、かつこの発生した電子とホールがソ
ース電極との間でトンネル接合を形成することにより、
電子とホールがソース電極に吸い出され、速やかに再結
合させることができる。この結果、ドレイン電圧によら
ず常にゲート電圧によりチャネル電流が制御され暴走し
ない電界効果トランジスタを供給することが可能とな
る。
ャネルにおいて発生する電子ホール対を空間的にほぼ同
じ場所に局在させ、かつこの発生した電子とホールがソ
ース電極との間でトンネル接合を形成することにより、
電子とホールがソース電極に吸い出され、速やかに再結
合させることができる。この結果、ドレイン電圧によら
ず常にゲート電圧によりチャネル電流が制御され暴走し
ない電界効果トランジスタを供給することが可能とな
る。
【図１】本発明の第１の実施の形態における電界効果ト
ランジスタの断面図
ランジスタの断面図
【図２】本発明の第１の実施の形態における電界効果ト
ランジスタの図１のA-A'線に沿った断面のエネルギーバ
ンド図
ランジスタの図１のA-A'線に沿った断面のエネルギーバ
ンド図
【図３】本発明の第１の実施の形態における電界効果ト
ランジスタのB-B'線に沿った断面のエネルギーバンド図
ランジスタのB-B'線に沿った断面のエネルギーバンド図
【図４】本発明の第１の実施の形態における電界効果ト
ランジスタの特性を示す図
ランジスタの特性を示す図
【図5】本発明の第２の実施の形態における電界効果ト
ランジスタの断面図
ランジスタの断面図
【図６】本発明の第２の実施の形態における電界効果ト
ランジスタの特性を示す図
ランジスタの特性を示す図
【図７】本発明の第３の実施の形態における電界効果ト
ランジスタの断面図
ランジスタの断面図
【図８】本発明の第２の実施の形態および第３の実施の
形態における電界効果トランジスタの特性を示す図
形態における電界効果トランジスタの特性を示す図
【図９】従来の電界効果トランジスタの断面図
【図１０】従来の電界効果トランジスタの図９のC-C'線
に沿った断面のエネルギーバンド図
に沿った断面のエネルギーバンド図
【図１１】従来の電界効果トランジスタの特性を示す図
１ 半絶縁性GaAs基板 ２ アンドープドGaAsバッファ層 ３ アンドープドIn0.2Ga0.8As層 ４ アンドープドGaAs層 ４’σドープド Si ５ アンドープドIn0.5Ga0.5P層 ６ ソース電極 ７ ドレイン電極 ８ ゲート電極 ９ n型GaAs活性層 １０ ソース電極 １１ ドレイン電極 １２ ゲート電極 １３ p型GaAs活性層 １４ ３層メタル
フロントページの続き (72)発明者 上田 大助 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 5F102 GB01 GC01 GD01 GD04 GJ03 GJ04 GJ05 GJ06 GK05 GL02 GL04 GL05 GM02 GM04 GM05 GM06 GQ01 GS02 GT03 HC19
Claims (4)
- 【請求項１】 半導体基板上に下から順にバンドギャッ
プの異なる第１の半導体層および第２の半導体層が形成
され、この第２の半導体層上にソース電極が形成され、
バンドギャップが前記第２の半導体層より小さい前記第
１の半導体層をチャネルとし、前記第１の半導体層に存
在し得る電子およびホールの波動関数が重なる距離に前
記第２の半導体層の表面に設けられた前記ソース電極が
形成されていることを特徴とする電界効果トランジス
タ。 - 【請求項２】 請求項１記載の電界効果トランジスタに
おいて、前記第２の半導体層上に前記第１の半導体層よ
りバンドギャップの大きい第３の半導体層とゲート電極
が順次選択的に形成され、前記第３の半導体層の厚み
が、前記第２の半導体層の上に設けられるソース電極と
前記第１の半導体層に存在し得る電子およびホールの波
動関数とが重ならない厚みになるように設定されている
ことを特徴とする電界効果トランジスタ。 - 【請求項３】 請求項２記載の電界効果トランジスタに
おいて、ソース電極の一部が第３の半導体層上にオーバ
ーラップするように形成されていることを特徴とする電
界効果トランジスタ。 - 【請求項４】 請求項２または３記載の電界効果トラン
ジスタにおいて、第３の半導体層上に更にP型の半導体
層が形成され、前記P型の半導体層をゲート電極とする
ことを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11094680A JP2000294767A (ja) | 1999-04-01 | 1999-04-01 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11094680A JP2000294767A (ja) | 1999-04-01 | 1999-04-01 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294767A true JP2000294767A (ja) | 2000-10-20 |
Family
ID=14116939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11094680A Withdrawn JP2000294767A (ja) | 1999-04-01 | 1999-04-01 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000294767A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004034475A1 (ja) * | 2002-10-09 | 2004-04-22 | Matsushita Electric Industrial Co., Ltd. | プラズマ振動スイッチング素子 |
| JP2008098674A (ja) * | 2003-06-10 | 2008-04-24 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2016042537A (ja) * | 2014-08-18 | 2016-03-31 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
-
1999
- 1999-04-01 JP JP11094680A patent/JP2000294767A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004034475A1 (ja) * | 2002-10-09 | 2004-04-22 | Matsushita Electric Industrial Co., Ltd. | プラズマ振動スイッチング素子 |
| US6953954B2 (en) | 2002-10-09 | 2005-10-11 | Matsushita Electric Industrial Co., Ltd. | Plasma oscillation switching device |
| CN1332453C (zh) * | 2002-10-09 | 2007-08-15 | 松下电器产业株式会社 | 等离子体振动开关元件 |
| JP2008098674A (ja) * | 2003-06-10 | 2008-04-24 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2016042537A (ja) * | 2014-08-18 | 2016-03-31 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
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