JPS61160977A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS61160977A JPS61160977A JP43185A JP43185A JPS61160977A JP S61160977 A JPS61160977 A JP S61160977A JP 43185 A JP43185 A JP 43185A JP 43185 A JP43185 A JP 43185A JP S61160977 A JPS61160977 A JP S61160977A
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- 230000005669 field effect Effects 0.000 title claims description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 37
- 239000000969 carrier Substances 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims description 10
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 17
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 4
- 125000005842 heteroatom Chemical group 0.000 abstract description 2
- 238000010276 construction Methods 0.000 abstract 1
- 239000002184 metal Substances 0.000 description 12
- 230000000694 effects Effects 0.000 description 7
- 238000003860 storage Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000007738 vacuum evaporation Methods 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は大きな相互コンダクタンスを持つ電界効果トラ
ンジスタに関するものである。
ンジスタに関するものである。
第４図（ａ）および山）に従来用いられている高電子移
動度トランジスタ（以下ｒＨＥＭＴＪと略称する）およ
びショットキーゲート電界効果トランジスタ（以下ｒＭ
ＥｓＦＥＴＪと略称する）を示す。
動度トランジスタ（以下ｒＨＥＭＴＪと略称する）およ
びショットキーゲート電界効果トランジスタ（以下ｒＭ
ＥｓＦＥＴＪと略称する）を示す。
第４図（ａ）はＧａＡｓとＡｊＧａＡｓのへテロ接合を
有する例で、ＧａＡｓからなる半絶縁性基板１１の上に
ノンドープＧａＡｓ層１２．ノンドープＡｆＧａＡｓ層
１３．ｎ”Ａｊ！ＧａＡｓ層１４を順次積層し、かつ、
表面からノンドープＧａＡｓ層１２にかけて高不純物濃
度の拡散層を互いに分離して設けてソースおよびドレイ
ンとしく図中斜線部）、その表面上にそれぞれオーミッ
ク電極１５．１６を設けるとともに中間部表面上にゲー
ト電極１７を設けである。第４図中）は半絶縁性基板１
１の上にｎＧａＡｓ）１１９を樟層し、かつ、表面から
高不純物濃度の拡散層を互いに分離して設けてソースお
よびドレインとして（図中斜線部）、その表面上にそれ
ぞれオーミック電極１５．１６を設けるとともに中間部
表面上にゲート電極１７を設けである。
有する例で、ＧａＡｓからなる半絶縁性基板１１の上に
ノンドープＧａＡｓ層１２．ノンドープＡｆＧａＡｓ層
１３．ｎ”Ａｊ！ＧａＡｓ層１４を順次積層し、かつ、
表面からノンドープＧａＡｓ層１２にかけて高不純物濃
度の拡散層を互いに分離して設けてソースおよびドレイ
ンとしく図中斜線部）、その表面上にそれぞれオーミッ
ク電極１５．１６を設けるとともに中間部表面上にゲー
ト電極１７を設けである。第４図中）は半絶縁性基板１
１の上にｎＧａＡｓ）１１９を樟層し、かつ、表面から
高不純物濃度の拡散層を互いに分離して設けてソースお
よびドレインとして（図中斜線部）、その表面上にそれ
ぞれオーミック電極１５．１６を設けるとともに中間部
表面上にゲート電極１７を設けである。
ＨＥＭＴは、ソースおよびドレイン間のノンドープＧａ
Ａ３層１２とノンドープＡＪＩＧａＡｓ層１３との界面
部に生じる電子蓄積層１８を流れるチャネル電流をゲー
ト直下のｎ″ＡＪ！ＧａＡｓ層１４に形成された空乏層
の厚さを制御することにより制御する。ＭＥＳＦＥＴは
、ｎＧａＡｓ層１９を流れるチャネル電流をゲート直下
のｎＧａＡｓ層１９に形成された空乏層の厚さを制御す
ることにより制御する。
Ａ３層１２とノンドープＡＪＩＧａＡｓ層１３との界面
部に生じる電子蓄積層１８を流れるチャネル電流をゲー
ト直下のｎ″ＡＪ！ＧａＡｓ層１４に形成された空乏層
の厚さを制御することにより制御する。ＭＥＳＦＥＴは
、ｎＧａＡｓ層１９を流れるチャネル電流をゲート直下
のｎＧａＡｓ層１９に形成された空乏層の厚さを制御す
ることにより制御する。
どちらの場合も、相互コンダクタンスは電子蓄積層１８
およびｎＧａＡｓ層１９の内部を走行する電子の移動度
に左右され、大きな相互コンダクタンスを得るためには
電子移動度を太き（する以外にない。電子移動度には上
限があるため、現在得られている相互コンダクタンスは
、移動度の大きいＨＥＭＴで、１ｍｍあたり４００ｍ５
が得られているにすぎない、このように電界効果トラン
ジスタの相互コンダクタンスに上限があるため、ドレイ
ン電流、動作スピード、増幅率にも上限があり、これら
を大きくできない欠点がある。
およびｎＧａＡｓ層１９の内部を走行する電子の移動度
に左右され、大きな相互コンダクタンスを得るためには
電子移動度を太き（する以外にない。電子移動度には上
限があるため、現在得られている相互コンダクタンスは
、移動度の大きいＨＥＭＴで、１ｍｍあたり４００ｍ５
が得られているにすぎない、このように電界効果トラン
ジスタの相互コンダクタンスに上限があるため、ドレイ
ン電流、動作スピード、増幅率にも上限があり、これら
を大きくできない欠点がある。
このような問題点を解決するために本発明は、電子親和
力の差の大きい同一導電型の第１および第２の半導体層
からなるヘテロ接合を形成し、電子親和力の大きい第１
の半導体層上に形成した電子親和力の小さい第２の半導
体層表面に多数のストライブ状の端部を有するゲート電
極を形成し、第２の半導体層の厚みを端部において第１
の半導体層界面に蓄積するキャリアの数をゲート電圧で
制御可能な厚みにし、端部を形成する溝の方向をソース
電極とドレイン電極とを結ぶ線に垂直とするようにした
ものである。
力の差の大きい同一導電型の第１および第２の半導体層
からなるヘテロ接合を形成し、電子親和力の大きい第１
の半導体層上に形成した電子親和力の小さい第２の半導
体層表面に多数のストライブ状の端部を有するゲート電
極を形成し、第２の半導体層の厚みを端部において第１
の半導体層界面に蓄積するキャリアの数をゲート電圧で
制御可能な厚みにし、端部を形成する溝の方向をソース
電極とドレイン電極とを結ぶ線に垂直とするようにした
ものである。
また、半絶縁性基板上の導電性の半導体層上に多数のス
トライブ状の端部を有するゲート電極を形成し、半導体
層の厚みを端部においてキャリアの数をゲート電圧で制
御可能な厚みにし、端部を形成する溝の方向をソース電
極とドレイン電極とを結ぶ線に垂直とするようにしたも
のである。
トライブ状の端部を有するゲート電極を形成し、半導体
層の厚みを端部においてキャリアの数をゲート電圧で制
御可能な厚みにし、端部を形成する溝の方向をソース電
極とドレイン電極とを結ぶ線に垂直とするようにしたも
のである。
本発明においては、ゲート電圧により実効的なゲート長
が変化し、ゲート長の変化に応じて相互コンダクタンス
が変化する。
が変化し、ゲート長の変化に応じて相互コンダクタンス
が変化する。
第１図（ａ）、 （ｂ）は本発明に係わる電界効果トラ
ンジスタの一実施例を示す断面図であり、第１図（ａ）
は第４図（ａ）に示すＨＥＭＴのチャネル部、すなわち
、ｎゝＡｌＧａＡｓ層１４の表面に層数４ストライブ状
の端部１７ａを形成するための溝をゲート電極１７とし
て設けたものであり、第１図中）は第４図中）に示すＭ
ＥＳＦＥＴのチャネル部、すなわち、ｎＧａＡｓ層１９
の表面に多数のストライブ状の端部１７ａを形成するた
めの溝をゲート電極１７として設けたものである。第１
図において第４図と同一部分又は相当部分には同一符号
が付しである。チャネル部の溝は多いほど良く、本実施
例では溝が１０本の場合を示す。１つの溝は１つの端部
を形成するので、端部も１０個となる。
ンジスタの一実施例を示す断面図であり、第１図（ａ）
は第４図（ａ）に示すＨＥＭＴのチャネル部、すなわち
、ｎゝＡｌＧａＡｓ層１４の表面に層数４ストライブ状
の端部１７ａを形成するための溝をゲート電極１７とし
て設けたものであり、第１図中）は第４図中）に示すＭ
ＥＳＦＥＴのチャネル部、すなわち、ｎＧａＡｓ層１９
の表面に多数のストライブ状の端部１７ａを形成するた
めの溝をゲート電極１７として設けたものである。第１
図において第４図と同一部分又は相当部分には同一符号
が付しである。チャネル部の溝は多いほど良く、本実施
例では溝が１０本の場合を示す。１つの溝は１つの端部
を形成するので、端部も１０個となる。
一般にＨＥＭＴおよびＭＥ Ｓ Ｆ ＥＴのゲート長は
１０〜０．５μｍぐらいなので、溝の数を１０本とした
場合、となりあう溝同士の距離は１〜０．０５μｍにな
り、溝の幅は０．５〜０．０２５μｍになる。これらの
大きさはＡｆｆｉＧａＡｓ層１３とｎ＋ＡＪＧａＡｓ層
１４とを合計した厚さあるいはｎＧａＡｓ １２の厚さ
と同程度の大きさである。
１０〜０．５μｍぐらいなので、溝の数を１０本とした
場合、となりあう溝同士の距離は１〜０．０５μｍにな
り、溝の幅は０．５〜０．０２５μｍになる。これらの
大きさはＡｆｆｉＧａＡｓ層１３とｎ＋ＡＪＧａＡｓ層
１４とを合計した厚さあるいはｎＧａＡｓ １２の厚さ
と同程度の大きさである。
次に第２図を用いて本実施例の動作について説明する。
第２図（２１）は第１図（ａ）のゲート直下の拡大図で
あり、第２図中）は第１図中）のゲート直下の拡大図で
ある。また本実施例はデプレッション型の電界効果トラ
ンジスタである。第２図（ａ）、 （ｂ）に示す破線は
ゲート電圧を印加しない場合のゲート金属のバリアがつ
くる空乏層の端を示す。同図に示すように溝部、すなわ
ち、凹部のつくる空乏層が突条部１４ａ、１９ａまで進
入している。この状態でゲート電圧Ｖｇを印加して空乏
層を広げると一点鎖線のようになり、凹部のつくる空乏
層はさらに突条部において深く進入する。一般にゲート
長は、電子の流れをゲート金属のつくる空乏層の大きさ
により制御できる部分の長さである。第２図（ａ）、
（ｂ）を用いて説明すれば、空乏層の境界を示す破線お
よび一点鎖線の凹部の下の平坦部分の距離の合計である
。したがって第２図（ａ）、 Ｃｂ）において、破線の
場合と一点鎖線の場合とでは実効的なゲート長は異なる
こととなる０本実施例の場合のゲート長は、一点鎖線の
方が破線より長い。ゲート長の違いは、第２図に示すよ
うな凹凸部の段差で生じる。また第３図に示すようなく
し形ゲート金属が形成されている場合のゲート長の違い
は、端部となるゲート金属部２０．２１．２２と半導体
表面の境界で生じる。
あり、第２図中）は第１図中）のゲート直下の拡大図で
ある。また本実施例はデプレッション型の電界効果トラ
ンジスタである。第２図（ａ）、 （ｂ）に示す破線は
ゲート電圧を印加しない場合のゲート金属のバリアがつ
くる空乏層の端を示す。同図に示すように溝部、すなわ
ち、凹部のつくる空乏層が突条部１４ａ、１９ａまで進
入している。この状態でゲート電圧Ｖｇを印加して空乏
層を広げると一点鎖線のようになり、凹部のつくる空乏
層はさらに突条部において深く進入する。一般にゲート
長は、電子の流れをゲート金属のつくる空乏層の大きさ
により制御できる部分の長さである。第２図（ａ）、
（ｂ）を用いて説明すれば、空乏層の境界を示す破線お
よび一点鎖線の凹部の下の平坦部分の距離の合計である
。したがって第２図（ａ）、 Ｃｂ）において、破線の
場合と一点鎖線の場合とでは実効的なゲート長は異なる
こととなる０本実施例の場合のゲート長は、一点鎖線の
方が破線より長い。ゲート長の違いは、第２図に示すよ
うな凹凸部の段差で生じる。また第３図に示すようなく
し形ゲート金属が形成されている場合のゲート長の違い
は、端部となるゲート金属部２０．２１．２２と半導体
表面の境界で生じる。
第２図に示す１つの段差または第３図に示す１つの金属
と半導体表面の境界により生じる実効的なゲート長の変
化をΔＪｇとすると、６２ｇは実際のソースとドレイン
との距離にくらべて非常に小さく、金属と半導体表面の
境界がたかだか２つしかない従来の電界効果トランジス
タでは、ΔＪｇを０としてもよい。しかし本実施例のよ
うに段差または境界が多数ある場合は様子がことなる。
と半導体表面の境界により生じる実効的なゲート長の変
化をΔＪｇとすると、６２ｇは実際のソースとドレイン
との距離にくらべて非常に小さく、金属と半導体表面の
境界がたかだか２つしかない従来の電界効果トランジス
タでは、ΔＪｇを０としてもよい。しかし本実施例のよ
うに段差または境界が多数ある場合は様子がことなる。
全体のゲート長の変化ΔＬｇは段差または境界の数をｎ
とした場合、 ΔＬｇ富ｎΔεｇ とあられされる、６１ｇは、最大で、溝部のＡｌＧａＡ
ｓ１３．１４の厚さまたはｎＧａＡｓ １９の厚さであ
る。また一般的社、ＡｌＧａＡｓ層１３．１４の厚さは
０．０５〜０．１４ｍ、ｎＧａＡｓ層１９の厚さは０．
１μｍぐらいであり、溝同士の距離をＡｌＧａＡｓ層１
３．１４の膜厚の４倍以下にすれば、実効的ゲート長Ｌ
ｇの最大長は、ゲート電圧を印加して溝の深さより空乏
層を大きくひろげた時で、ゲート金属を蒸着した長さ、
すなわち、ゲート電極全体の長さになる。ゲート長Ｌｇ
の最小長は、空乏層をちぢめた時で、最大長の半分にな
る。
とした場合、 ΔＬｇ富ｎΔεｇ とあられされる、６１ｇは、最大で、溝部のＡｌＧａＡ
ｓ１３．１４の厚さまたはｎＧａＡｓ １９の厚さであ
る。また一般的社、ＡｌＧａＡｓ層１３．１４の厚さは
０．０５〜０．１４ｍ、ｎＧａＡｓ層１９の厚さは０．
１μｍぐらいであり、溝同士の距離をＡｌＧａＡｓ層１
３．１４の膜厚の４倍以下にすれば、実効的ゲート長Ｌ
ｇの最大長は、ゲート電圧を印加して溝の深さより空乏
層を大きくひろげた時で、ゲート金属を蒸着した長さ、
すなわち、ゲート電極全体の長さになる。ゲート長Ｌｇ
の最小長は、空乏層をちぢめた時で、最大長の半分にな
る。
次に理想的なヘテロ接合系の電界効果トランジスタの飽
和ドレイン電流１１１１は、μ。を低電界領域での移動
度、Ｗをゲート幅、ｖ７をしきい電圧、溝部のｎゝＡｊ
！ＧａＡｓ層１４の厚さをｄ、誘電率をε、として、 Ｉゎｓ−Ａ（Ｖｇ Ｖｔ）”／Ｌｇ Δ−０，５μ。Ｗ ｇ 、 ／ ｄ となる。ゲート長Ｌｇがゲート電圧Ｖｇ依存性を持つこ
とに注目して相互コンダクタンスＧｍを求めると、 Ｇｍ＝Ａ （Ｂ−Ｃ） Ｂ＝ （Ｖｇ−Ｖｔ）／Ｌｇ Ｃ−（Ｖｇ Ｖｔ）” （９Ｌｇ／ａＶｇ）
／Ｌｇ”となる、実効的ゲート長Ｌｇは、空乏層をひ
ろげる方向にゲート電圧を印加した時、すなわち、逆バ
イアスした時に長くなる。したがって（ａＬ ｇ／ ａ
Ｖ ｇ ）は負となるのでＣの値は負となる。この負
となったＣの部分、相互コンダクタンスＧｍの値は、通
常のへテロ系のＦＥＴより大きくなる。
和ドレイン電流１１１１は、μ。を低電界領域での移動
度、Ｗをゲート幅、ｖ７をしきい電圧、溝部のｎゝＡｊ
！ＧａＡｓ層１４の厚さをｄ、誘電率をε、として、 Ｉゎｓ−Ａ（Ｖｇ Ｖｔ）”／Ｌｇ Δ−０，５μ。Ｗ ｇ 、 ／ ｄ となる。ゲート長Ｌｇがゲート電圧Ｖｇ依存性を持つこ
とに注目して相互コンダクタンスＧｍを求めると、 Ｇｍ＝Ａ （Ｂ−Ｃ） Ｂ＝ （Ｖｇ−Ｖｔ）／Ｌｇ Ｃ−（Ｖｇ Ｖｔ）” （９Ｌｇ／ａＶｇ）
／Ｌｇ”となる、実効的ゲート長Ｌｇは、空乏層をひ
ろげる方向にゲート電圧を印加した時、すなわち、逆バ
イアスした時に長くなる。したがって（ａＬ ｇ／ ａ
Ｖ ｇ ）は負となるのでＣの値は負となる。この負
となったＣの部分、相互コンダクタンスＧｍの値は、通
常のへテロ系のＦＥＴより大きくなる。
第１図中）に示すＭＥＳＦＥＴの場合も、同様の効果に
より、相互コンダクタンスＧｍの増加をはかることがで
きる。
より、相互コンダクタンスＧｍの増加をはかることがで
きる。
次に、第１図（ａ）、 （ｂ）に示すような素子の製造
方法について説明する。まず第１図（ａ）に示す実施例
の場合、ＧａＡｓの半絶縁性基板１１の上に、分子線エ
ピタキシャル法または有機金属気相成長法等により、ノ
ンドープＧａＡｓ層１２を約１μｍの厚さに、引き続き
ノンドープＡｌＧａＡｓ層１３を約１５０人の厚さに、
同じくドナー濃度２×ＩＱ”ｃｍ−’のＳｉドープｎ
” Ａ ＩＩ Ｇ ａ Ａ ｓ層１４を約１０００人の
厚さに順次成長させる。これによりノンドープＧａＡｓ
層１２の界面には電子蓄積層が形成される。
方法について説明する。まず第１図（ａ）に示す実施例
の場合、ＧａＡｓの半絶縁性基板１１の上に、分子線エ
ピタキシャル法または有機金属気相成長法等により、ノ
ンドープＧａＡｓ層１２を約１μｍの厚さに、引き続き
ノンドープＡｌＧａＡｓ層１３を約１５０人の厚さに、
同じくドナー濃度２×ＩＱ”ｃｍ−’のＳｉドープｎ
” Ａ ＩＩ Ｇ ａ Ａ ｓ層１４を約１０００人の
厚さに順次成長させる。これによりノンドープＧａＡｓ
層１２の界面には電子蓄積層が形成される。
第１図中）に示す実施例の場合、ＧａＡｓの半絶縁性基
板１１の上に、分子線エピタキシャル法または有機金属
気相成長法等により、ドナー濃度ｌＸｌ０”ｃｍ−３の
ＳｉドープＧａＡｓ層を０．１５μｍの厚さに成長させ
るか、半絶縁性基板１１の上にＳｔイオンを加速電圧６
０ｋＶでイオン打ち込みし、８００℃、２０分間アニー
ルして約０．１５μｍのｎＧａＡｓ層１９をつくる一つ
いで、第１図（ａ）゛に示すｎ”Ａｌ１ＧａＡｓ層１４
また−は第１図中）に示すｎＧａＡｓ層１９の表面に電
子ビーム露光技術、干渉露光技術等を用いてパターニン
グを施した後、引き続き約５０ＯＡの深さに選択エツチ
ングを行ない、中央部に約０．４μｍの突条をチャネル
部全域に複数本形成する。ついで、オーミック金属を真
空蒸着法により付着し、パターニングし、熱処理して合
金化してオーミック電極としてのソース電極、ドレイン
電極１５．１６を形成する。更にゲート金属を真空蒸着
法により付着させた後、電子ビーム露光技術でパターニ
ングを行なってゲート電極１７を形成し、素子製作工程
は完了する。
板１１の上に、分子線エピタキシャル法または有機金属
気相成長法等により、ドナー濃度ｌＸｌ０”ｃｍ−３の
ＳｉドープＧａＡｓ層を０．１５μｍの厚さに成長させ
るか、半絶縁性基板１１の上にＳｔイオンを加速電圧６
０ｋＶでイオン打ち込みし、８００℃、２０分間アニー
ルして約０．１５μｍのｎＧａＡｓ層１９をつくる一つ
いで、第１図（ａ）゛に示すｎ”Ａｌ１ＧａＡｓ層１４
また−は第１図中）に示すｎＧａＡｓ層１９の表面に電
子ビーム露光技術、干渉露光技術等を用いてパターニン
グを施した後、引き続き約５０ＯＡの深さに選択エツチ
ングを行ない、中央部に約０．４μｍの突条をチャネル
部全域に複数本形成する。ついで、オーミック金属を真
空蒸着法により付着し、パターニングし、熱処理して合
金化してオーミック電極としてのソース電極、ドレイン
電極１５．１６を形成する。更にゲート金属を真空蒸着
法により付着させた後、電子ビーム露光技術でパターニ
ングを行なってゲート電極１７を形成し、素子製作工程
は完了する。
なお、上述した実施例では、第１図ｉａ）の場合、電子
親和力の大きい第１の半導体層としてＧａＡｓ、電子親
和力の小さい第２の半導体層としてＡｌＧａＡｓを用い
た場合についてのみ説明したが、本発明はこれに限定さ
れるものではなく、半導体の組み合わせとしては、たと
えば、第１の半導体層としてＧａｒｂ、第２の半導体層
としてＡｌＧａＡｓを用いたもの、あるいは、第１の半
導体層としてＩｎＧａＡｓ、第２の半導体層としてＡｋ
ｉｎＡｓ、１ｎＰを用いたもの等でも同様の効果を得る
ことができることは言うまでもない、第１図中）に示す
実施例の場合、ＧａＡｓについてのみ説明したが、半絶
縁性基板の存在する他の化合物半導体、たとえば、Ｉｎ
Ｐ等でも同様の効果を得ることができる。
親和力の大きい第１の半導体層としてＧａＡｓ、電子親
和力の小さい第２の半導体層としてＡｌＧａＡｓを用い
た場合についてのみ説明したが、本発明はこれに限定さ
れるものではなく、半導体の組み合わせとしては、たと
えば、第１の半導体層としてＧａｒｂ、第２の半導体層
としてＡｌＧａＡｓを用いたもの、あるいは、第１の半
導体層としてＩｎＧａＡｓ、第２の半導体層としてＡｋ
ｉｎＡｓ、１ｎＰを用いたもの等でも同様の効果を得る
ことができることは言うまでもない、第１図中）に示す
実施例の場合、ＧａＡｓについてのみ説明したが、半絶
縁性基板の存在する他の化合物半導体、たとえば、Ｉｎ
Ｐ等でも同様の効果を得ることができる。
以上説明したように本発明は、電子親和力の差の大きい
同一導電型の第１および第２の半導体層からなるヘテロ
接合を形成し、電子親和力の大きい第１の半導体層上に
形成した電子親和力の小さい第２の半導体層表面に多数
のストライブ状の端部を有するゲート電極を形成し、第
２の半導体層の厚みを端部において第１の半導体層界面
に蓄積するキャリアの数をゲート電圧で制御可能な厚み
にし、端部を形成する溝の方向をソース電極とドレイン
電極とを結ぶ線にほぼ垂直としたことにより、また、半
絶縁性基板上の導電性の半導体層上に多数のストライプ
状の端部を有するゲート電極を形成し、半導体層の厚み
を端部においてキャリアの数をゲート電圧で制御可能な
厚みにし、端部を形成する溝の方向をソース電極とドレ
イン電極とを結ぶ線に垂直としたことにより、実効的な
ゲート長がゲート電圧により変化するようにしたので、
従来以上の相互コンダクタンスを得ることができる効果
がある。また、従来と同等の相互コンダクタンスを持つ
電界効果トランジスタを得るときには、蒸着したゲート
金属の幅は従来の２倍程度としてよく、製造方法が著し
く簡素化される効果がある。
同一導電型の第１および第２の半導体層からなるヘテロ
接合を形成し、電子親和力の大きい第１の半導体層上に
形成した電子親和力の小さい第２の半導体層表面に多数
のストライブ状の端部を有するゲート電極を形成し、第
２の半導体層の厚みを端部において第１の半導体層界面
に蓄積するキャリアの数をゲート電圧で制御可能な厚み
にし、端部を形成する溝の方向をソース電極とドレイン
電極とを結ぶ線にほぼ垂直としたことにより、また、半
絶縁性基板上の導電性の半導体層上に多数のストライプ
状の端部を有するゲート電極を形成し、半導体層の厚み
を端部においてキャリアの数をゲート電圧で制御可能な
厚みにし、端部を形成する溝の方向をソース電極とドレ
イン電極とを結ぶ線に垂直としたことにより、実効的な
ゲート長がゲート電圧により変化するようにしたので、
従来以上の相互コンダクタンスを得ることができる効果
がある。また、従来と同等の相互コンダクタンスを持つ
電界効果トランジスタを得るときには、蒸着したゲート
金属の幅は従来の２倍程度としてよく、製造方法が著し
く簡素化される効果がある。
第１図（ａ）、 （ｂ）は本発明に係わる電界効果トラ
ンジスタのそれぞれの一実施例を示す断面図、第２図（
ａ）、 （ｂ）はその拡大断面図、第３図（ａ）、 （
ｂ）は他の実施例を示す拡大断面図、第４図（ａ）、
（ｂ）は従来の電界効果トランジスタの断面図である。 １１・・・・半絶縁性基板、１２・・・・ノンドープＧ
ａＡｓ層、１３・・・・ノンドープＡｊ！ＧａＡｓ層、
１４・・・・ｎ０ＡＩＧａＡ３層、１４ａ、１９ａ・・
・・突条部、１５．１６・・・・オーミック電極、１７
・・・・ゲート電極、１７ａ・・・・端部、１８・・・
・電子蓄積層、１９−−−−ｎＧａＡｓ層、２０．２１
．２２−・・・ゲート金属部。
ンジスタのそれぞれの一実施例を示す断面図、第２図（
ａ）、 （ｂ）はその拡大断面図、第３図（ａ）、 （
ｂ）は他の実施例を示す拡大断面図、第４図（ａ）、
（ｂ）は従来の電界効果トランジスタの断面図である。 １１・・・・半絶縁性基板、１２・・・・ノンドープＧ
ａＡｓ層、１３・・・・ノンドープＡｊ！ＧａＡｓ層、
１４・・・・ｎ０ＡＩＧａＡ３層、１４ａ、１９ａ・・
・・突条部、１５．１６・・・・オーミック電極、１７
・・・・ゲート電極、１７ａ・・・・端部、１８・・・
・電子蓄積層、１９−−−−ｎＧａＡｓ層、２０．２１
．２２−・・・ゲート金属部。
Claims (4)
- （１）電子親和力の差の大きい同一導電型の第１および
第２の半導体層からなるヘテロ接合を形成し、電子親和
力の大きい第１の半導体層上に形成した電子親和力の小
さい第２の半導体層表面に多数のストライプ状の端部を
有するゲート電極を形成し、第２の半導体層の厚みを前
記端部において第１の半導体層界面に蓄積するキャリア
の数をゲート電圧で制御可能な厚みにし、前記端部を形
成する溝の方向をソース電極とドレイン電極とを結ぶ線
にほぼ垂直としたことを特徴とする電界効果トランジス
タ。 - （２）端部は、断面凹凸形状であることを特徴とする特
許請求の範囲第１項記載の電界効果トランジスタ。 - （３）端部は、くし形に形成された端部であることを特
徴とする特許請求の範囲第１項記載の電界効果トランジ
スタ。 - （４）半絶縁性基板上の導電性の半導体層上に多数のス
トライプ状の端部を有するゲート電極を形成し、半導体
層の厚みを前記端部においてキャリアの数をゲート電圧
で制御可能な厚みにし、前記端部を形成する溝の方向を
ソース電極とドレイン電極とを結ぶ線にほぼ垂直とした
ことを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43185A JPS61160977A (ja) | 1985-01-08 | 1985-01-08 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43185A JPS61160977A (ja) | 1985-01-08 | 1985-01-08 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61160977A true JPS61160977A (ja) | 1986-07-21 |
| JPH0217935B2 JPH0217935B2 (ja) | 1990-04-24 |
Family
ID=11473621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP43185A Granted JPS61160977A (ja) | 1985-01-08 | 1985-01-08 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61160977A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0335498A2 (en) * | 1988-02-24 | 1989-10-04 | Arizona Board Of Regents | Field-effect transistor having a lateral surface superlattice, and method of making the same |
| JPH0316270A (ja) * | 1989-03-27 | 1991-01-24 | Internatl Business Mach Corp <Ibm> | 量子力学的効果デバイス |
-
1985
- 1985-01-08 JP JP43185A patent/JPS61160977A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0335498A2 (en) * | 1988-02-24 | 1989-10-04 | Arizona Board Of Regents | Field-effect transistor having a lateral surface superlattice, and method of making the same |
| EP0335498A3 (en) * | 1988-02-24 | 1990-04-04 | Arizona Board Of Regents | Field-effect transistor having a lateral surface superlattice, and method of making the same |
| JPH0316270A (ja) * | 1989-03-27 | 1991-01-24 | Internatl Business Mach Corp <Ibm> | 量子力学的効果デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0217935B2 (ja) | 1990-04-24 |
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