JPS61160978A - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は素子単体でスイッチ動作、電圧増幅の動作を行
なう半導体装置に関するものである。
なう半導体装置に関するものである。
第７図にスイッチ動作、電圧増幅の動作を行なう従来の
半導体装置の回路を示す。第７図において、１，３は出
力端子、２．４は入力端子、５はゲート入力端子である
。この装置は、入力端子４．６に電圧が印加されたとき
に出力端子１，３に出力される電圧をゲート入力端子５
の電圧で制御するものである。
半導体装置の回路を示す。第７図において、１，３は出
力端子、２．４は入力端子、５はゲート入力端子である
。この装置は、入力端子４．６に電圧が印加されたとき
に出力端子１，３に出力される電圧をゲート入力端子５
の電圧で制御するものである。
このような装置においては、出力端子１，３に出力する
電圧を制御するためには、出力端子１と入力端子２との
間に負荷を挿入する必要があるという欠点があった。
電圧を制御するためには、出力端子１と入力端子２との
間に負荷を挿入する必要があるという欠点があった。
このような問題点を解決するために本発明は、電子親和
力の差の大きい同一導電型の第１および第２の半導体層
からなるペテロ接合を形成し、電子親和力の大きい第１
の半導体層上に形成した第２の半導体層表面にその方向
が対向する電極を結ぶ線と０度〜９０度の角度をなす多
数の溝を形成し、第２の半導体層の厚みを溝部分におい
て第１の半導体層界面に蓄積するキャリアの数をゲート
電圧で制御可能な大きさにし、入力端子と出力端子とゲ
ート入力端子とを設けるようにしたものである。また、
半絶縁性基板上の導電性の半導体層上にその方向が対向
する電極を結ぶ線と０度〜９０度の角度をなす多数の溝
を形成し、半導体層の厚みを溝部分においてキャリアの
数をゲート電圧で制御可能な大きさにし、入力端子と出
力端子とゲート入力端子とを設けるようにしたものであ
る。
力の差の大きい同一導電型の第１および第２の半導体層
からなるペテロ接合を形成し、電子親和力の大きい第１
の半導体層上に形成した第２の半導体層表面にその方向
が対向する電極を結ぶ線と０度〜９０度の角度をなす多
数の溝を形成し、第２の半導体層の厚みを溝部分におい
て第１の半導体層界面に蓄積するキャリアの数をゲート
電圧で制御可能な大きさにし、入力端子と出力端子とゲ
ート入力端子とを設けるようにしたものである。また、
半絶縁性基板上の導電性の半導体層上にその方向が対向
する電極を結ぶ線と０度〜９０度の角度をなす多数の溝
を形成し、半導体層の厚みを溝部分においてキャリアの
数をゲート電圧で制御可能な大きさにし、入力端子と出
力端子とゲート入力端子とを設けるようにしたものであ
る。
本発明においては、負荷抵抗を有することなく、スイッ
チ動作、電圧増幅がなされる。
チ動作、電圧増幅がなされる。
本発明に係わる半導体装置の一実施例を第１図に示す。
第１図に示す半導体装置はＡｆＧａＡｓ、ＱａＡｓのへ
テロ接合半導体装置であり、第１図（ａ）は平面図、第
１図中）は第１図（ａ）のＡ−Ａ線断面図である。第１
図において、６ａ、６ｂは溝、７ａ、７ｂは突起０．８
はｎ”Ａｊ！ＧａＡｓ層、９はノンドープＱａｆｉ、ｓ
層、１０は拡散層、１１は電子蓄積層、１２はノンドー
プＡｌＧａＡｓ層、１３はＧａＡｓ半絶縁性基板である
。第１図において第７図と同一部分又は相当部分には同
一符号が付しである。
テロ接合半導体装置であり、第１図（ａ）は平面図、第
１図中）は第１図（ａ）のＡ−Ａ線断面図である。第１
図において、６ａ、６ｂは溝、７ａ、７ｂは突起０．８
はｎ”Ａｊ！ＧａＡｓ層、９はノンドープＱａｆｉ、ｓ
層、１０は拡散層、１１は電子蓄積層、１２はノンドー
プＡｌＧａＡｓ層、１３はＧａＡｓ半絶縁性基板である
。第１図において第７図と同一部分又は相当部分には同
一符号が付しである。
このように構成された装置の構造について説明する。Ｇ
ａＡｓ半絶縁性基板１３の上にノンドープＧａＡｓ層９
．ノンドープＡｌＧａＡｓ層１２＋ ｎ ” Ａ ｊ
Ｅ Ｇ ａ Ａ ｓ層８を順次積層し、中間のチャネル
部、すなわち、ｎ”ＡｌＧａＡｓ層８の表面上に多数の
溝（図中斜線部）を設け、表面からノンドープＧａＡｓ
層９にかけて高不純物濃度の拡散層１０（図中立線部）
を互いに分離して設け、その表面上にそれぞれ入力端子
としてのオーミック電極２，４および出力端子としての
オーミック電極１．３を設ける。その後チャネル部の凹
凸の表面上にゲート入力端子５を設ける。
ａＡｓ半絶縁性基板１３の上にノンドープＧａＡｓ層９
．ノンドープＡｌＧａＡｓ層１２＋ ｎ ” Ａ ｊ
Ｅ Ｇ ａ Ａ ｓ層８を順次積層し、中間のチャネル
部、すなわち、ｎ”ＡｌＧａＡｓ層８の表面上に多数の
溝（図中斜線部）を設け、表面からノンドープＧａＡｓ
層９にかけて高不純物濃度の拡散層１０（図中立線部）
を互いに分離して設け、その表面上にそれぞれ入力端子
としてのオーミック電極２，４および出力端子としての
オーミック電極１．３を設ける。その後チャネル部の凹
凸の表面上にゲート入力端子５を設ける。
本発明に係わる半導体装置の他の実施例の断面を第２図
に示す。第２図において、１４はｎＧａＡｓ層である。
に示す。第２図において、１４はｎＧａＡｓ層である。
第２図において第１図と同一部分又は相当部分には同一
符号が付しである。
符号が付しである。
このように構成された装置の構造について説明するｅ
ＧａＡｓ半絶縁性基板１３の上にｎＧａＡｓ層１４を積
層し、中間のチャネル部、すなわち、ｎ Ｇ ａ Ａ
ｓ層１４の表面上に多数の溝を設ける。
ＧａＡｓ半絶縁性基板１３の上にｎＧａＡｓ層１４を積
層し、中間のチャネル部、すなわち、ｎ Ｇ ａ Ａ
ｓ層１４の表面上に多数の溝を設ける。
表面からＱａｌｋ、ｓ半絶縁性基板１３にかけて高濃度
不純物濃度の拡散層１０（図中立線部）を互いに分離し
て設け、その表面上に入力端子としてのオーミック電極
２．４および出力端子としてのオーミック電極１．３を
設ける。その後チャネル部の凹凸の表面上にゲート入力
端子５を設ける。
不純物濃度の拡散層１０（図中立線部）を互いに分離し
て設け、その表面上に入力端子としてのオーミック電極
２．４および出力端子としてのオーミック電極１．３を
設ける。その後チャネル部の凹凸の表面上にゲート入力
端子５を設ける。
次に第１図に示す半導体装置の動作について説明する。
溝部と突起部の伝導度をσｄ、σｉとしたとき、その比
σｌ／σｄはゲート入力端子５におけるゲート電圧Ｖｇ
を介して制御できる（動作原理については後述する）。
σｌ／σｄはゲート入力端子５におけるゲート電圧Ｖｇ
を介して制御できる（動作原理については後述する）。
ゲート電圧Ｖｇを適当に調整して伝導度比σｌ／σｄ−
１としたときは、第１図（ａ）において溝がない場合と
同じであるから、電流は第６図（ａ）の矢印で示すよう
に流れ、出力端子１．３間の電位差は０である。またゲ
ート電圧Ｖｇを適当に調整して伝導度比σｌ／σｄｗｅ
ｋＯ１すなわち、σｄ＝ｏにできる。このときの状態を
第６図中）に示す、このとき端子２および４に印加され
た電位は、電流が第６図中）に示す矢印のように流れる
ので、突起部の伝導度σｌを無限大とし溝部の電圧降下
を無視すると、出力端子１および３の電位に等しくなり
、出力端子１．３間の電位差は入力端子２．４間の電位
差に等しくなる。すなわち、出力端子１，３間の電位差
はゲート電圧Ｖｇを介してＯから入力端子２，４間の電
位差まで変えることができる。
１としたときは、第１図（ａ）において溝がない場合と
同じであるから、電流は第６図（ａ）の矢印で示すよう
に流れ、出力端子１．３間の電位差は０である。またゲ
ート電圧Ｖｇを適当に調整して伝導度比σｌ／σｄｗｅ
ｋＯ１すなわち、σｄ＝ｏにできる。このときの状態を
第６図中）に示す、このとき端子２および４に印加され
た電位は、電流が第６図中）に示す矢印のように流れる
ので、突起部の伝導度σｌを無限大とし溝部の電圧降下
を無視すると、出力端子１および３の電位に等しくなり
、出力端子１．３間の電位差は入力端子２．４間の電位
差に等しくなる。すなわち、出力端子１，３間の電位差
はゲート電圧Ｖｇを介してＯから入力端子２，４間の電
位差まで変えることができる。
次に、伝導度比σｌ／σｄをゲート入力端子５における
ゲート電圧Ｖｇを介して制御する場合の動作原理につい
て説明する。まず第３図、第４図を用いてＧａＡｓ境界
層に電子蓄積層１１が形成される条件について説明する
。第３図は突起部のバンド図であり、第４図は溝部のバ
ンド図である。
ゲート電圧Ｖｇを介して制御する場合の動作原理につい
て説明する。まず第３図、第４図を用いてＧａＡｓ境界
層に電子蓄積層１１が形成される条件について説明する
。第３図は突起部のバンド図であり、第４図は溝部のバ
ンド図である。
溝部においては、ゲート電圧を印加しないときは突起部
と同じ数の電子蓄積層が形成され、ゲート電圧を印加す
ると電子蓄積層は減少する。ゲート入力端子５の領域を
Ｉ、ＡｊｊＧａＡｓ層８．１２の領域を■、ノンドープ
ＧａＡｓ層９の領域を■であられし、伝導帯の下端をＥ
Ｃ＋ フェルミレベルをＥ□価電子帯の上端をＥｖであ
られす、バリア高さをＶｂｌ、Ｖｂ２．空乏層厚さをｄ
ｉ。
と同じ数の電子蓄積層が形成され、ゲート電圧を印加す
ると電子蓄積層は減少する。ゲート入力端子５の領域を
Ｉ、ＡｊｊＧａＡｓ層８．１２の領域を■、ノンドープ
ＧａＡｓ層９の領域を■であられし、伝導帯の下端をＥ
Ｃ＋ フェルミレベルをＥ□価電子帯の上端をＥｖであ
られす、バリア高さをＶｂｌ、Ｖｂ２．空乏層厚さをｄ
ｉ。
ｄ２．ＡｌＧａＡｓ層の厚さをｄＯ，ドナー濃度をＮｂ
、ＡＪＧａＡ！の誘電率を”ｔｏ電子の単位電荷をｑと
すれば、全空乏層の厚さｄｌ＋ｄ２は次式であられされ
る。
、ＡＪＧａＡ！の誘電率を”ｔｏ電子の単位電荷をｑと
すれば、全空乏層の厚さｄｌ＋ｄ２は次式であられされ
る。
ａ １ ＋ ｄ２−Ａ （Ｗ１］＋ ｒｒｙ■）Ａ ＝
〔２ε 、／ （ｑＮｂ） ） 鳳／！ｄｌ
＋ｄ２に対してｄｏ＞ｄｌ＋ｄ２のとき、第３図に示す
ように、電子蓄積層１１と領域■のＡｌＧａＡｓ中に電
子が形成され、ｄＱ＝ｄｌ＋ｄ２のとき、第４図に示す
ように、電子蓄積層１１にのみに電子が形成される。こ
のとき、ＡｌｌＧａＡｓ中の電子の移動度は電子蓄積層
１１の電子の移動度にくらべて非常に小さくＡｌｌＧａ
Ａｓ中の伝導度は無視することができるので、突起部の
伝導度σｌと溝部の伝導度σｄは等しい。すなわち、σ
ｌ／σｄ＝１である。ゲート電圧を印加すると電子蓄積
層１１は減少し、ついにσｄ＝Ｑ、 σｌ／σｄ 。
〔２ε 、／ （ｑＮｂ） ） 鳳／！ｄｌ
＋ｄ２に対してｄｏ＞ｄｌ＋ｄ２のとき、第３図に示す
ように、電子蓄積層１１と領域■のＡｌＧａＡｓ中に電
子が形成され、ｄＱ＝ｄｌ＋ｄ２のとき、第４図に示す
ように、電子蓄積層１１にのみに電子が形成される。こ
のとき、ＡｌｌＧａＡｓ中の電子の移動度は電子蓄積層
１１の電子の移動度にくらべて非常に小さくＡｌｌＧａ
Ａｓ中の伝導度は無視することができるので、突起部の
伝導度σｌと溝部の伝導度σｄは等しい。すなわち、σ
ｌ／σｄ＝１である。ゲート電圧を印加すると電子蓄積
層１１は減少し、ついにσｄ＝Ｑ、 σｌ／σｄ 。
＝■にすることができる。
第５図に第２図に示す半導体装置の溝部に対応したバン
ド図を示す。ｎＧａＡｓ層１４の厚さをｄＡ、バリア高
さをｖｂ、 ドナー濃度をＮｂｂ。
ド図を示す。ｎＧａＡｓ層１４の厚さをｄＡ、バリア高
さをｖｂ、 ドナー濃度をＮｂｂ。
印加ゲート電圧をＶｇ、ＧａＡｓの誘電率を８１゜とす
ると、空乏層の厚さｄは次式で示される。
ると、空乏層の厚さｄは次式で示される。
ｄ＝ＢｆＴ「マＴ７
Ｂ＝ （２ａｍｓ／ （ｑＮｂｂ））””電子が走行す
るチャネルの厚さはｄＡ−ｄで示され、ゲート電圧が０
の場合に完全にσｌ／σｄ＝１にはできないが、ｌに近
い値にすることができる。ゲート電圧を印加していくと
、溝部の伝導度σｄは、突起部の伝導度σｌが０となる
電圧より小さい負の電圧でＯになり、グＩｔ／σｄ＝閃
を達成できる。
るチャネルの厚さはｄＡ−ｄで示され、ゲート電圧が０
の場合に完全にσｌ／σｄ＝１にはできないが、ｌに近
い値にすることができる。ゲート電圧を印加していくと
、溝部の伝導度σｄは、突起部の伝導度σｌが０となる
電圧より小さい負の電圧でＯになり、グＩｔ／σｄ＝閃
を達成できる。
次に第１図、第２図に示す半導体装置の製造方法につい
て説明する。まず、第１図に示す半導体装置の場合、Ｇ
ａＡｓ半絶縁性基板１３の上に分子線エピタキシャル法
または有機金属気相成長法等により、ノンドープＧａＡ
ｓ層９を約１μｍの厚さ、引き続きノンドープＡＩｔＧ
ａＡｓＪｉ１２を約１５０Ａの厚さ、同じくドナー濃度
２Ｘ１０”ｃｍ−’のＳｔドープｎ”ＡｌＧａＡｓ層８
を約１０００人の厚さに順次成長させる。これにより、
ＧａＡｓ層９の界面には電子蓄積層１１が形成される。
て説明する。まず、第１図に示す半導体装置の場合、Ｇ
ａＡｓ半絶縁性基板１３の上に分子線エピタキシャル法
または有機金属気相成長法等により、ノンドープＧａＡ
ｓ層９を約１μｍの厚さ、引き続きノンドープＡＩｔＧ
ａＡｓＪｉ１２を約１５０Ａの厚さ、同じくドナー濃度
２Ｘ１０”ｃｍ−’のＳｔドープｎ”ＡｌＧａＡｓ層８
を約１０００人の厚さに順次成長させる。これにより、
ＧａＡｓ層９の界面には電子蓄積層１１が形成される。
第２図に示す半導体装置の場合、ＧａＡｓ半絶縁性基板
１３の上に分子線エピタキシャル法または有機金属気相
成長法等により、ドナー濃度１×１０”ｃｍ−”のＳｉ
ドープＧａＡｓ層１４を０．１５μｍの厚さに成長させ
るか、半絶縁性基板９の上にＳｉイオンを加速電圧６０
ｋＶでイオン打ち込み８００℃で２０分間アニールして
約０．１５μｍのｎＧａＡｓ層１４をつくる。
１３の上に分子線エピタキシャル法または有機金属気相
成長法等により、ドナー濃度１×１０”ｃｍ−”のＳｉ
ドープＧａＡｓ層１４を０．１５μｍの厚さに成長させ
るか、半絶縁性基板９の上にＳｉイオンを加速電圧６０
ｋＶでイオン打ち込み８００℃で２０分間アニールして
約０．１５μｍのｎＧａＡｓ層１４をつくる。
次にｎ”ＡｊｊＧａＡｓ層８またはｎＧａＡｓ層１４の
表面に電子ビーム露光技術、干渉露光技術等を用いてパ
ターニングを施した後、引き続き約５００人の深さに選
択エツチングを行ない、中央部に約０．４μｍの突条を
複数本チャネル全域に形成する０次にオーミック金属を
真空蒸着法により付着しパターニングし熱処理し合金化
して入出力端子１，２，３．４を形成し、さらにゲート
°金属を真空蒸着法により付着させた後、電子ビーム露
光技術等でパターニングを行なってゲート入力端子５を
形成し、装置の製作工程を完了する。
表面に電子ビーム露光技術、干渉露光技術等を用いてパ
ターニングを施した後、引き続き約５００人の深さに選
択エツチングを行ない、中央部に約０．４μｍの突条を
複数本チャネル全域に形成する０次にオーミック金属を
真空蒸着法により付着しパターニングし熱処理し合金化
して入出力端子１，２，３．４を形成し、さらにゲート
°金属を真空蒸着法により付着させた後、電子ビーム露
光技術等でパターニングを行なってゲート入力端子５を
形成し、装置の製作工程を完了する。
なお上述した実施例では、第１図に示す半導体装置の場
合、電子親和力の大きい第１の半導体層としてＧａＡｓ
、電子親和力の小さい第２の半導体層としてＡ Ｉ２
Ｇ ａ Ａ ｓを用いた場合についてのみ説明したが、
本発明はこれに限定されるものではなく、半導体の組み
合わせとしては、たとえば、第１の半導体層としてＧａ
Ｓｂ、第２の半導体層としてＡｍ！ＧａＳｂを用いたも
の、あるいは、第１の半導体層としてＩ ｎ Ｇ ａ
Ａ Ｓ ＋第２の半導体層としてＡ１１ｎＡｓ、ＩｎＰ
を用いたものなどでも同様の効果を得ることができるこ
とは言うまでもない、第２図に示す半導体装置の場合、
ＧａＡｓについてのみ説明したが、半絶縁性基板の存在
する他の化合物半導体、たとえば、ＩｎＰ等でも同様の
効果を得ることができることは言うまでもない。
合、電子親和力の大きい第１の半導体層としてＧａＡｓ
、電子親和力の小さい第２の半導体層としてＡ Ｉ２
Ｇ ａ Ａ ｓを用いた場合についてのみ説明したが、
本発明はこれに限定されるものではなく、半導体の組み
合わせとしては、たとえば、第１の半導体層としてＧａ
Ｓｂ、第２の半導体層としてＡｍ！ＧａＳｂを用いたも
の、あるいは、第１の半導体層としてＩ ｎ Ｇ ａ
Ａ Ｓ ＋第２の半導体層としてＡ１１ｎＡｓ、ＩｎＰ
を用いたものなどでも同様の効果を得ることができるこ
とは言うまでもない、第２図に示す半導体装置の場合、
ＧａＡｓについてのみ説明したが、半絶縁性基板の存在
する他の化合物半導体、たとえば、ＩｎＰ等でも同様の
効果を得ることができることは言うまでもない。
以上説明したように本発明は、電子親和力の差の大きい
同一導電型の第１および第２の半導体層からなるヘテロ
接合を形成し、第２の半導体層表面に、対向する電極を
結ぶ線と０度〜９０度の角度をなす多数の溝を形成し、
第１の半導体層界面に蓄積するキャリアの数をゲート電
圧で制御可能とし、入力端子と出力端子とゲート入力端
子とを設けることにより、また、半絶縁性基板上の導電
性の半導体層上に、対向する電極を結ぶ線と０度〜９０
度の角度をなす多数の溝を形成し、キャリアの数をゲー
ト電圧で制御可能とし、入力端子と出力端子とゲート入
力端子とを設けることにより、負荷抵抗を不必要なもの
としたので、半導体集積回路において高集積化が図れる
効果がある。
同一導電型の第１および第２の半導体層からなるヘテロ
接合を形成し、第２の半導体層表面に、対向する電極を
結ぶ線と０度〜９０度の角度をなす多数の溝を形成し、
第１の半導体層界面に蓄積するキャリアの数をゲート電
圧で制御可能とし、入力端子と出力端子とゲート入力端
子とを設けることにより、また、半絶縁性基板上の導電
性の半導体層上に、対向する電極を結ぶ線と０度〜９０
度の角度をなす多数の溝を形成し、キャリアの数をゲー
ト電圧で制御可能とし、入力端子と出力端子とゲート入
力端子とを設けることにより、負荷抵抗を不必要なもの
としたので、半導体集積回路において高集積化が図れる
効果がある。
第１図（ａ）は本発明に係わる半導体装置の一実施例を
示す平面図、第１図（ｂｌはそのＡ−Ａ線断面図、第２
図は他の実施例を示す断面図、第３図は第１図に示す半
導体装置の突起部のバンド図、第４図はその溝部のバン
ド図、第５図は第２図に示す半導体装置の溝部のバンド
図、第６図（ａｌおよび（ｂ）はゲート電圧が印加され
ないときの電流の流れおよびゲート電圧が印加されたと
きの電流の流れを示す動作図、第７図は従来の半導体装
置の回路を示す回路図である。 １．３・・・・出力端子、２．４・・・・入力端子、５
・・・・ゲート入力端子、６ａ、６ｂ・・・・溝、７ａ
、７ｂ・・・・突起、８・・・・ｎ”Ａｎ’ＧａＡｓ１
ｉ、９−−・・ノンドープＱａＡｓ層、１０・・・・拡
散層、１１・・・・電子蓄積層、１２・・・・ノンドー
プＡＩｔＧａＡｓ層、１３・・・・Ｇ ａ Ａ ｓ半絶
縁性基板、１４・・・ｅｎＧａＡｓ層。 特許出願人 日本電信電話公社 ゛＼
示す平面図、第１図（ｂｌはそのＡ−Ａ線断面図、第２
図は他の実施例を示す断面図、第３図は第１図に示す半
導体装置の突起部のバンド図、第４図はその溝部のバン
ド図、第５図は第２図に示す半導体装置の溝部のバンド
図、第６図（ａｌおよび（ｂ）はゲート電圧が印加され
ないときの電流の流れおよびゲート電圧が印加されたと
きの電流の流れを示す動作図、第７図は従来の半導体装
置の回路を示す回路図である。 １．３・・・・出力端子、２．４・・・・入力端子、５
・・・・ゲート入力端子、６ａ、６ｂ・・・・溝、７ａ
、７ｂ・・・・突起、８・・・・ｎ”Ａｎ’ＧａＡｓ１
ｉ、９−−・・ノンドープＱａＡｓ層、１０・・・・拡
散層、１１・・・・電子蓄積層、１２・・・・ノンドー
プＡＩｔＧａＡｓ層、１３・・・・Ｇ ａ Ａ ｓ半絶
縁性基板、１４・・・ｅｎＧａＡｓ層。 特許出願人 日本電信電話公社 ゛＼
Claims (2)
- （１）電子親和力の差の大きい同一導電型の第１および
第２の半導体層からなるヘテロ接合を形成し、電子親和
力の大きい前記第１の半導体層上に形成した電子親和力
の小さい前記第２の半導体層表面に方向が対向する電極
を結ぶ線と０度〜９０度の角度をなす多数の溝を形成し
、前記第２の半導体層の厚みを前記溝部分において前記
第１の半導体層界面に蓄積するキャリアの数をゲート電
圧で制御可能な大きさにし、入力端子と出力端子とゲー
ト入力端子とを備えたことを特徴とする半導体装置。 - （２）半絶縁性基板上の導電性の半導体層上に方向が対
向する電極を結ぶ線と０度〜９０度の角度をなす多数の
溝を形成し、前記半導体層の厚みを前記溝部分において
キャリアの数をゲート電圧で制御可能な大きさにし、入
力端子と出力端子とゲート入力端子とを備えたことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43285A JPS61160978A (ja) | 1985-01-08 | 1985-01-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43285A JPS61160978A (ja) | 1985-01-08 | 1985-01-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61160978A true JPS61160978A (ja) | 1986-07-21 |
| JPH0354852B2 JPH0354852B2 (ja) | 1991-08-21 |
Family
ID=11473650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP43285A Granted JPS61160978A (ja) | 1985-01-08 | 1985-01-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61160978A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132760A (en) * | 1989-08-30 | 1992-07-21 | Mordehai Heiblum | Electron wave deflection in modulation doped and other doped semiconductor structures |
| JPH04233771A (ja) * | 1990-07-31 | 1992-08-21 | American Teleph & Telegr Co <Att> | 電界効果トランジスタ及びその製造方法 |
| US20110266557A1 (en) * | 2010-04-28 | 2011-11-03 | Van Mieczkowski | Semiconductor Devices Having Improved Adhesion and Methods of Fabricating the Same |
| CN111081763A (zh) * | 2019-12-25 | 2020-04-28 | 大连理工大学 | 一种场板下方具有蜂窝凹槽势垒层结构的常关型hemt器件及其制备方法 |
-
1985
- 1985-01-08 JP JP43285A patent/JPS61160978A/ja active Granted
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132760A (en) * | 1989-08-30 | 1992-07-21 | Mordehai Heiblum | Electron wave deflection in modulation doped and other doped semiconductor structures |
| JPH04233771A (ja) * | 1990-07-31 | 1992-08-21 | American Teleph & Telegr Co <Att> | 電界効果トランジスタ及びその製造方法 |
| US20110266557A1 (en) * | 2010-04-28 | 2011-11-03 | Van Mieczkowski | Semiconductor Devices Having Improved Adhesion and Methods of Fabricating the Same |
| CN102947938A (zh) * | 2010-04-28 | 2013-02-27 | 克里公司 | 具有改进的粘合的半导体器件及制造该半导体器件的方法 |
| EP2564420A1 (en) * | 2010-04-28 | 2013-03-06 | Cree, Inc. | Semiconductor devices having improved adhesion and methods of fabricating the same |
| EP2564420A4 (en) * | 2010-04-28 | 2014-08-13 | Cree Inc | SEMICONDUCTOR DEVICES WITH IMPROVED LIABILITY AND METHOD FOR THEIR PRODUCTION |
| US8907350B2 (en) * | 2010-04-28 | 2014-12-09 | Cree, Inc. | Semiconductor devices having improved adhesion and methods of fabricating the same |
| CN111081763A (zh) * | 2019-12-25 | 2020-04-28 | 大连理工大学 | 一种场板下方具有蜂窝凹槽势垒层结构的常关型hemt器件及其制备方法 |
| CN111081763B (zh) * | 2019-12-25 | 2021-09-14 | 大连理工大学 | 一种场板下方具有蜂窝凹槽势垒层结构的常关型hemt器件及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0354852B2 (ja) | 1991-08-21 |
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