KR960006112B1

KR960006112B1 - 접합형 전계효과트랜지스터 및 그 제조방법

Info

Publication number: KR960006112B1
Application number: KR1019870010480A
Authority: KR
Inventors: 히로지 가와이
Original assignee: 소니 가부시키가이샤; 오가 노리오
Priority date: 1986-10-23
Filing date: 1987-09-22
Publication date: 1996-05-08
Also published as: KR880005694A; JP2508431B2; JPS63107070A

Abstract

내용 없음

Description

접합형 전계효과트랜지스터 및 제조방법

제1도 A∼F는 본 발명의 접합형 전계효과트랜지스터의 일실시예를 나타낸 공정도.

제2도는 제1도 F의 평면도.

제3도 A∼E는 본 발명의 접합형 전계효과트랜지스터의 다른 실시예를 나타낸 공정도.

제4도는 본 발명의 설명을 위한 접합형 전계효과트랜지스터의 개략도.

* 도면의 주요부분에 대한 부호의 설명

11 : 반절연성 GaAs층 12 : n⁺-GaAs층

13 : i-AlGaAs층 14 : p⁺-GaAs층

15 : i-AlGaAs층 16 : n⁺-GaAs층

18 : n-GaAs층 19 : i-AlGaAs층

21s : 소스영역 22C : 채널영역

23D : 드레인영역 24G : 게이트영역

본 발명은 고속성능을 가지는 접합형 전계효과트랜지스터(J-FET) 및 그 제조방법에 관한 것이다.

본 발명은 접합형 전계효과트랜지스터에 있어서, 기판상에 소스영역, 제1의 진성(眞性)반도체층, 게이트영역, 제2의 진성반도체층, 및 드레인영역을 적층형성하고, 그 적층을 가로지르는 측면에 채널영역을 형성함으로써, 채널길이를 라인리소그라피의 룰에 의하지 않고 충분히 짧게 하여 고속성능을 높이도록 한 것이다.

J-FET의 성능은 대략적으로는 gm/Cg(gm : 상호콘덕턴스, Cg : 게이트용량)로 나타낸다. 제 4 도를 참조하여 J-FET에 대하여 설명한다. 이 도면중, (1)은 소스영역, (2)는 드레인영역, (3)은 게이트영역, (4)는 채널영역을 나타낸다. 또 (S)는 소스전극, (G)는 게이트전극, (D)는 드레인전극을 나타낸다.

따라서

단, Z : 게이트폭

L : 게이트길이

Ks

₀: 유전율

W : 공핍층(空乏層)의 두께

q : 전하

N : 불순물농도

øв : 빌트인전압

Vg : 게이트전압

gm₀: 진성트랜스콘덕턴스

G : 채널콘덕턴스

d : 실효적 채널의 두께

μ : 이동도

따라서 gm/Cg를 크게 하는데는, 오로지 게이트길이 L를 작게 하는 방책을 발견하게 된다. 소스저항 Rs은 실효적 gm을 떨어뜨리므로 Rs도 작게 한다. 여기서 문제로 되는 것은 게이트길이 L를 작게 하면 쇼트채널효과가 생겨서, 즉 게이트클로즈일 때 채널영역 바로 아래의 기판(5)을 전류가 흐르고, 게이트의 짜임새가 나빠지므로, 농도 N는 크게 하여 실효적 채널의 두께 d를 작게 하지 않으면 안된다.

그런데, 게이트길이 L는 광리소그라피의 기술로는 서브미크론이 한계이다. 또, 전자빔 리소그라피나 X선 리소그라피를 구사하면, 1/4μm이 가능하다. 그러나, J-FET에서는 문제가 생긴다. 통상의 J-FET에서는 불순물의 확산에 의하여 게이트영역(3)이 형성되므로, 횡방향 확산에 의하여 리소그라피룰보다도 게이트길이 L는 커진다. 그 때문에, 예를 들면 1/4μm의 게이트창이 열린다고 해도 실효게이트길이는 1/3∼1/2μm정도로 되어 버린다. 서브미크론의 게이트길이의 J-FET를 확산으로 만드는 경우, p⁺게이트영역(3)이 스며들어서 p⁺게이트영역(3)의 사이드용량 C₁이 진성용량 C₂(

1/L)에 비교하여 무시할 수 없게 되므로 게이트길이 L의 감소에 의해서도 직선적인 성능 향상은 바랄 수 없게 된다.

본 발명은 전술한 점을 감안하여, 라인리소그라피의 룰에는 의존하지 않고 진성의 게이트길이를 극한까지 짧게 할 수 있도록 접합형 전계효과트랜지스터 및 그 제조방법을 제공하는 것이다.

본 발명에 의한 접합형 전계효과트랜지스터는 제1도 전형의 소스영역(21S), 제2도 전형의 게이트영역(24G) 및 제1도 전형의 드레인영역(23D)을 적층하도록 형성하고, 그 적층을 가로지르는 측면에 채널영역(22C)을 형성하여 구성한다.

소스영역(21S) 및 게이트영역(24G) 사이와, 게이트영역(24G) 및 드레인영역(23D) 사이에는 각각 진성반도체층(15), (13)을 개재시키는 것으로 한다. 또, 채널영역(22C)의 게이트영역(24G)과는 반대측의 면에 접하여 밴드갭의 넓은 진성반도체층(19) 또는 절연층(30)을 형성하는 것으로 한다.

제조방법은 소스영역, 게이트영역 및 드레인으로 될 각 반도체층(16),(14),(l2)을 에피택셜성장으로 적층하고, 각 반도체층(16), (14), (12) 모두 활성영역부(17) 이외의 부분을 제거한 후, 소스영역(21S), 게이트영역(24G) 및 드레인영역(23D)의 적층을 가로지르는 측면에 에피택셜성장으로 채널영역(22C)을 형성한다.

게이트길이 L는 라인리소그라피기술에 의존하지 않고, 게이트영역(24G)의 막두께에 의하여 규정되어 극한까지 짧아진다.

소스영역(21S) 및 게이트영역(24G) 사이와, 게이트영역(24G) 및 드례인영역(23D) 사이에 진성반도체층(15) 및 (13)이 개재되었을 때에는 게이트용량중 사이드용량이 억제되고, 게이트용량이 저감화된다. 또, 채널영역(22C)의 게이트영역(24G)과는 반대측의 면에 접하여 밴드갭이 넓은 진성반도체층(19) 또는 절연층(30)을 형성했을 때는, 쇼트채널효과도 억제된다.

다음에, 본 발명에 의한 J-FET의 실시예를 그 제조방법과 함께 설명한다.

(실시예 1)

먼저, 제1도 A에 나타낸 바와 같이 반절연성(半絶緣性) GaAs기판(11)상에 두께 3000 Å 정도로 불순물농도 5×10¹⁸cm^-3정도의 드레인영역으로 될 n⁺-GaAs층(12), 두께 1000Å 정도의 i-Al 0.4Ga 0.6As층(13),두께 500Å 정도로 불순물농도 5×10¹⁹cm^-3정도의 게이트영역으로 될 p⁺-GaAs층(14), 두께 200Å 정도의 i-Al 0.4Ga 0.6As층(15) 및 두께 500Å 정도로 불순물농도 5×10^l8cm^-3정도의 소스영역으로 될 n⁺-GaAs층(16)을 순차 MOCVD(유기금속기상성장)법에 의하여 형성한다. 그리고, 각 층(12)∼(16)을 활성영역부(17)를 남기고 다른 부분을 기판(11)까지 예를 들면 RIE(반응성 이온에칭)로 선택에칭한다.

다음에, 제1도 B에 나타낸 바와 같이 습식에칭법으로 수 100Å(두께) 정도 에칭하여 대미지층을 제거한후, MOCVD법으로 재성장을 행하고, 두께 500Å 정도로 불순물농도 3×10¹⁸cm^-3정도의 n-GaAs층(18) 및 두께 5000Å 정도의 i-Al 0.4Ga 0.6As층(19)을 순차 형성한다. 그리고, 층(18)은 i-AI 0.4Ga 0.6As의 대신에 예를 들면 SiN 등의 절연물로 형성해도 된다.

다음에, 제1도 C에 나타낸 바와 같이 소자로 될 활성영역부(17)에 인접하는 영역에 예를 들면 보론 B⁺을 이온주입하여 소자간 분리영역(20)을 형성한 후, 전체면에 훗레지스트(hot resist)를 도포하고, 이어서 RIE에 의하여 평탄화한다. 이때, 활성영역부(17)에서는 n⁺-GaAs층(l6)이 표면에 면하도록 한다.

다음에, 제1도 D에 나타낸 바와 같이 소스영역(21S)이 남도록 n⁺-GaAs층(16) 및 i-Al 0.4Ga 0.6As층(15)을 선택에칭하여 게이트영역으로 된다. p⁺-GaAs층(14)을 표면에 면하게 한다. 이 선택에칭으로서는, 먼저 i-Al 0.4Ga 0.6As층(15)을 스토퍼로 하여 RIE로 표면의 n⁺-GaAs층(16)을 제거하고, 다음에 습식에칭으로 p⁺-GaAs층(14)을 스토퍼로 하여 i-Al 0.4Ga 0.6As층(15)을 제거한다. 이때, p+-GaAs층(14)이 2∼300Å 정도 에칭되어도 문제로는 되지 않는다. 그 다음, 표면 전체면에 두께 500Å 정도의 SiN층(25)을 퇴적한다.

다음에, 제1도 E에 나타낸 바와 같이 드레인영역으로 될 n⁺-GaAs층(12)의 전극취출부에 대응하는 부분의 p⁺-GaAs층(14) 및 i-Al 0.4Ga 0.6As층(13)을 선택적으로 제거한다. 이어서 제거한 측면에 SiN에 의한 측벽(26)을 형성한다.

다음에, 제1도 F에 나타낸 바와 같이 n⁺-GaAs에 의한 드레인영역(23D)에 접하여 드레인전극(27D)을 형성한 후, 소스전극취출용 및 게이트전극취출용의 창을 열고, 각각 n⁺-GaAs에 의한 소스영역(21S)에 접하여 소스전극(27S) 및 p⁺-GaAs에 의한 게이트영역(24G)에 접하여 게이트전극(27G)을 형성한다. 이로써, 드레인영역(23D), i-Al 0.4Ga 0.6As층(13), 게이트영역(24G), i-Al 0.4Ga 0.6As층(15) 및 소스영역(21S)이 순차 적층되며, 그 적층을 가로지르는 한측면에 채널영역(22C)이 형성되어 이루어지는 종형의 J-FET(28)를 얻을 수 있다.

제2도는 제1도 F의 평면도이다. 활성영역부 이외를 선택에칭한 후의 채널영역으로 될 n-GaAs층(18)의 재성장으로 활성영역부의 사방의 측면에 채널이 생기므로, 보론의 이온주입에 의하여 3면의 캐리어를 없애고 한면만에 채널영역(22C)을 형성하고 있다. 보론주입에 의한 소자분리영역(20)은 사선으로 나타내고, SiN층(25)은 점으로 나타낸다.

그리고, 이 예에서는 채널영역(22C)의 막두께가 500A 정도로 노멀리·온형(디프레션모드)의 J-FET이지만, 채널영역(22C)의 막두꼐를 250A 정도로 하면 노멀리·오프형(엔한스먼트모드)의 J-FET를 얻을 수있다.

또, 게이트영역(24G)과 소스영역(21S) 및 드레인영역(23D)과의 사이에 각각 삽입한 i-Al 0.4Ga 0.6As층(13), (15)은 i-GaAs층으로 대치해도 된다.

이러한 구성에 있어서, 게이트영역(24G)과 소스영역(21S) 및 드레인영역(23D)과의 사이에 각각 삽입한 i-AlGaAs층(15) 및 (13)은 게이트용량을 저감화하기 위해서이다. 드레인영역(23D) 및 게이트영역(24G)사이의 면적이 크므로 i-AlGaAs층(13)은 1000Å 두껍게 하였다. 드레인저항의 증대(본 예의 정도에서는저항의 증대로는 되지 않으나)는 소자특성에 커다란 영향을 미치지 않는다.

소스영역(21S) 끝과 게이트영역(24G)의 드레인측 끝까지의 길이는 1000Å 이하이고, 전자(電子)는 근사적으로 벌리스틱으로 주행할 수 있다. 따라서, 전자의 속도는 벨로시티오버슈트를 통하여 종래 이론보다 커지고, 따라서 gm은 증대할 가능성이 있다. 그리고, 채널영역(22C)은 불순물농도 n=3×10¹⁸으로 하였으나 플라즈몬 산란(散亂)의 효과가 현저하게 되는 농도이므로, 오히려 n=10¹⁸으로 한편이 벌리스틱성이 증가하는 것으로 생각된다.

게이트길이 L는 리소그라피의 룰에 전혀 좌우되지 않고, 게이트영역(24G)(따라서 p⁺-GaAs층(14))의 막두께에 의하여 결정된다. 본 예에서는 막두께가 500Å로 하였으나, 그 이하(예를 들면 200Å)로 할 수도 있고, 게이트길이 L를 극한까지 짧게 할 수 있다. 게이트·소스간 용량은 게이트영역(24G)의 면적과 통하므로, 그 지감화에는 라인 리소그라피 룰은 작은 것보다 더 좋은 것은 없다. 그러나, 게이트용량의 저감화에는 드레인게이트간의 i-AlGaAs층(13)의 두께를 예를 들면 3000Å로 크게 잡는 편이 유효하다. 이 구성에서는 라인 룰은 오히려 집적 밀도(개/cm²)의 관점에서 정해지는 것이고 속도 성능과는 관계없다.

전술한 구성에 의하면, 진성의 게이트길이 L는 p⁺-GaAs(14)의 막두께에 의하여 결정되므로 극한까지 짧게 할 수 있다. 또, 게이트영역(24G)는 그 두께 방향의 측면이 채널영역(22C)에 접할 뿐이고, 게이트영역(24G)의 상하면에서는 i-AlGaAs층(15),(13)을 통하여 소스영역(21S) 및 드레인영역(23D)과 대향하고 있다. 따라서, 여분의 사이드용량을 억제할 수 있어서, 게이트용량을 저감화할 수 있다. 또한, 채널영역(22C)의 게이트영역(24G)과 반대측에는 넓은 벤드갭의 i-AlGaAs층(19)(또는 SiN에 의한 절연층)이 형성되어 있으므로, 게이트클로즈일 때 채널 바로 아래의 층(19)을 전류가 흐르지 않고, 쇼트채널효과를 억제할 수 있다. 따라서 고속성능의 J-FET를 얻을 수 있다.

(실시예 2)

제3도 A에 나타낸 바와 같이 반절연성 GaAs기판(11) 상에 실시예 1과 동일한 n⁺-GaAs층(12), i-Al 0.4Ga 0.6As층(13), p⁺-GaAs층(14), i-AI 0.4Ga 0.6As층(15)및n⁺-GaAs층(16)을 순차 MOCVD법으로 형성한 후, 활성영역부를 남기고 다른 부분을 RIE로 에칭제거한다. 이어서 습식에칭법으로 대미지층을 에칭제거한후, MOCVD법에 의하여 n-GaAs층(18)을 재성장한다. 또한, SiN층(30)을 퇴적하고, 보론을 이온주입하여 소자분리영역(20)을 형성한다.

다음에, 이 제3도 B에 나타낸 바와 같이, 전체면에 훗레지스트층을 도포한 후, RIE에 의해 평탄화하여 활성영역부(17)의 n⁺-GaAs층(16)을 표면에서 면하게 한다. 이어서, n⁺-GaAs층(16)으로부터 SiN(30)에 걸치도록 소스전극(27S')을 형성한다.

다음에, 제3도 C에 나타낸 바와 같이 소스전극(27S) 아래의 소스영역(21S)을 남기도록 n⁺-GaAs층(16) 및 i-AlGaAs층(15)을 상기 예와 동일하게 하여 에칭제거하고, 또한 소스영역(21S) 보다 큰 소정면적(비교적 소면적)의 게이트영역(24G)을 남기도록 p⁺-GaAs(14) 및 i-AlGaAs층(13)을 선택적으로 에칭제거한다.

다음에, 전체면에 SiN층(31)을 퇴적하고, 또한 훗레지스트층을 도포한 후, RIE에 의하여 평탄화한다(제3도 D 참조).

다음에, 제3도 E에 나타낸 바와 같이 소스전극취출용, 게이트전극취출용 및 드레인 전극취출용의 창을 연 후, 각각 소스전극(27S'), 게이트영역(24G) 및 드레인영역(23D)에 접하는 소스전극(27S), 게이트전극(27G) 및 드레인전극(27D)을 형성한다. 이로써, 드레인영역(23D), i-AlGaAs층(13), 게이트영역(24G),i-AlGaAs층(l5) 및 소스영역(21S)이 순차 적층되고, 그 적층을 가로지르는 한측면에 채널영역(22C)이 형성되어서 이루어진 종형의 J-FET(32)를 얻을 수 있다.

이 구성에 있어서도, 게이트길이 L가 극한까지 짧아지고, 또 게이트용량 및 쇼트채널효과를 억제할 수 있는 등, 제1도의 실시예와 동일한 작용효과를 얻을 수 있다. 이에 더하여, 이 예에서는 소자의 평탄화를 얻을 수 있다.

본 발명에 의하면, 소스영역, 게이트영역 및 드레인영역이 적층형성되고, 그 적층을 가로지르는 한측면에 채널영역이 형성되므로, 진성의 게이트길이를 적층된 게이트영역의 막두께로 결정되며, 따라서 라인 리소그라피기술에 의존하지 않고 극한까지(예를 들면 200A) 짧게 할 수 있다. 또, 게이트영역의 상하의 사이에 진성반도체층을 적층할 때는 게이트용량이 저감화된다. 또, 채널영역의 게이트영역과는 반대측에 접하여 채널영역보다 밴드갭이 넓은 진성반도체 또는 절연층을 형성할 때는 쇼트채널효과가 억제된다.

따라서, 고속성능이 비약적으로 높은 접합형 전계효과트랜지스터를 얻을 수 있다.

Claims

기판상에 적층된 소스영역, 제1의 진성반도체층, 게이트영역, 제2의 진성반도체층, 및 드레인영역과, 상기 적층을 가로지르는 측면의 채널영역을 가지는 것을 특징으로 하는 접합형 전계효과트랜지스터.
소스영역, 제1의 진성반도체층, 게이트영역, 제2의 진성반도체층, 및 드레인영역으로 될 각 반도체층을 적층하고, 상기 반도체층과 함께 활성영역부 이외의 부분을 제거한 후, 소스영역, 제1의 진성반도체층, 게이트영역, 제2의 진성반도체층, 및 드레인영역의 적층을 가로지르는 측면에 에피택셜성장으로 채널영역을 형성하는 것을 특징으로 하는 접합형 전계효과트랜지스터의 제조방법.