JPS63107070A - 接合型電界効果トランジスタ及びその製造方法 - Google Patents
接合型電界効果トランジスタ及びその製造方法Info
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- JPS63107070A JPS63107070A JP61252378A JP25237886A JPS63107070A JP S63107070 A JPS63107070 A JP S63107070A JP 61252378 A JP61252378 A JP 61252378A JP 25237886 A JP25237886 A JP 25237886A JP S63107070 A JPS63107070 A JP S63107070A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高速性能を有する接合型電界効果トランジス
タ(J−PET )及びその製造方法に関する。
タ(J−PET )及びその製造方法に関する。
本発明は、接合型電界効果トランジスタにおいて、ソー
ス領域、ゲート領域及びドレイン領域を積層形成し、そ
の積層を横切る側面にチャンネル領域を形成することに
より、チャンネル長をラインリングラフィのルールによ
らず十分短かくし高速性能を高めるようにしたものであ
る。
ス領域、ゲート領域及びドレイン領域を積層形成し、そ
の積層を横切る側面にチャンネル領域を形成することに
より、チャンネル長をラインリングラフィのルールによ
らず十分短かくし高速性能を高めるようにしたものであ
る。
J−FETの性能は大雑把にはgIll/ Cg (g
l ’相互コングクタンス、Cg:ゲート容量)で表わ
される。
l ’相互コングクタンス、Cg:ゲート容量)で表わ
される。
第4図を参照してJ−FETについて説明するに、同図
中、(1)はソース領域、(2)はドレイン領域、(3
)はゲート領域、(4)はチャンネル領域を示す。又(
S)はソース電極、(G)はゲート電極、(D)はドレ
イン電極を示す。
中、(1)はソース領域、(2)はドレイン領域、(3
)はゲート領域、(4)はチャンネル領域を示す。又(
S)はソース電極、(G)はゲート電極、(D)はドレ
イン電極を示す。
2・Z−L−KS・ε。
Cg=□ ・・・・(1)
gm”□ ・・・・(3)Rsgm
’+1 ・・・・(4) ・・・・(6) 但し、2:ゲート幅 L:ゲート長 Ksgo:誘電率 W:空乏層の厚み q:電荷 N:不純物濃度 φB :ビルトイン電圧 ■g:gmト電圧 gs’:j(性)ランスコングクタンスGo 二チャン
ネルコングクタンス d:実効的なチャンネルの厚み μ:移動度 従ってgta/Cgを大きくするには、ひたすらゲート
長りを小さくする方策を見い出すことになる。ソース抵
抗Rsは実効的なgII+を落すからRsも小さくする
。ここで問題となるのはゲート長りを小さくするとショ
ートチャンネル効果が生じて即ちゲートクローズのとき
チャンネル領域直下の基板(5)を電流が流れ、ゲート
のしまりが悪(なるので、濃度Nは大きくし実効的なチ
ャンネルの厚みdを小さくしなければならない。
’+1 ・・・・(4) ・・・・(6) 但し、2:ゲート幅 L:ゲート長 Ksgo:誘電率 W:空乏層の厚み q:電荷 N:不純物濃度 φB :ビルトイン電圧 ■g:gmト電圧 gs’:j(性)ランスコングクタンスGo 二チャン
ネルコングクタンス d:実効的なチャンネルの厚み μ:移動度 従ってgta/Cgを大きくするには、ひたすらゲート
長りを小さくする方策を見い出すことになる。ソース抵
抗Rsは実効的なgII+を落すからRsも小さくする
。ここで問題となるのはゲート長りを小さくするとショ
ートチャンネル効果が生じて即ちゲートクローズのとき
チャンネル領域直下の基板(5)を電流が流れ、ゲート
のしまりが悪(なるので、濃度Nは大きくし実効的なチ
ャンネルの厚みdを小さくしなければならない。
ところで、ゲート長しは光りソグラフィの技術ではサブ
ミクロンが限界である。又電子ビームリソグラフィやX
線リソグラフィを駆使すれば、1/4μ糟が可能である
。しかしJ−FETでは問題が生じる0通常のJ−FE
Tでは不純物の拡散によってゲート領域(3)が形成さ
れるので、横方向拡散によってリソグラフィルールより
もゲート長しは大きくなる。それ故、たとえ174μ霧
のゲート窓開けができたとしても実効ゲート長は173
〜1/2μm程度になってしまう、サブミクロンのゲー
ト長のJ−FETを拡散で作る場合、P+ゲート領域(
3)のしみ込みによってPゝゲート領域(3)のサイド
容ictが真性容量C2(” 1/L)に比較して無視
できな(なるのでゲート長しの減少によっても直線的な
性能向上は望めなくなる。
ミクロンが限界である。又電子ビームリソグラフィやX
線リソグラフィを駆使すれば、1/4μ糟が可能である
。しかしJ−FETでは問題が生じる0通常のJ−FE
Tでは不純物の拡散によってゲート領域(3)が形成さ
れるので、横方向拡散によってリソグラフィルールより
もゲート長しは大きくなる。それ故、たとえ174μ霧
のゲート窓開けができたとしても実効ゲート長は173
〜1/2μm程度になってしまう、サブミクロンのゲー
ト長のJ−FETを拡散で作る場合、P+ゲート領域(
3)のしみ込みによってPゝゲート領域(3)のサイド
容ictが真性容量C2(” 1/L)に比較して無視
できな(なるのでゲート長しの減少によっても直線的な
性能向上は望めなくなる。
本発明は、上述の点に鑑み、ライン・リソグラフィのル
ールには頼らないで真性のゲート長を極限まで短かくで
きるようにした接合型電界効果トランジスタ及びその製
造方法を提供するものである。
ールには頼らないで真性のゲート長を極限まで短かくで
きるようにした接合型電界効果トランジスタ及びその製
造方法を提供するものである。
本発明による接合型電界効果トランジスタは、第1導電
形のソース領域(213)、第2導電形のゲート領域(
24G)及び第1導電形のドレイン領域(23D)を積
層するように形成し、その積層を横切る側面にチャンネ
ル領域(22C)を形成して構成する。
形のソース領域(213)、第2導電形のゲート領域(
24G)及び第1導電形のドレイン領域(23D)を積
層するように形成し、その積層を横切る側面にチャンネ
ル領域(22C)を形成して構成する。
ソース領域(21S )及びゲート領域(24G)間と
、ゲート領域(24G)及びドレイン領域(23D)間
には夫々真性半導体層(15) 、 (13)を介在
せしめるを可とする。又、チャンネル領域(22C)の
ゲート領域(24G)とは反対側の面に接してバンドギ
ャップの広い真性半導体層(19)又は絶縁層(30)
を形成するを可とする。
、ゲート領域(24G)及びドレイン領域(23D)間
には夫々真性半導体層(15) 、 (13)を介在
せしめるを可とする。又、チャンネル領域(22C)の
ゲート領域(24G)とは反対側の面に接してバンドギ
ャップの広い真性半導体層(19)又は絶縁層(30)
を形成するを可とする。
製法は、ソース領域、ゲート領域及びドレイン領域とな
る各半導体層(16) 、 (14) 、 (12
)をエピタキシャル成長にてmFiし、各半導体層(1
6)。
る各半導体層(16) 、 (14) 、 (12
)をエピタキシャル成長にてmFiし、各半導体層(1
6)。
(14) 、 (12)共に活性領域部(17)以外
の部分を除去して後、ソース領域(21S ) 、ゲー
ト領域(24G ’)及びドレイン領域(230)の積
層を横切る側面にエピタキシャル成長にてチャンネル領
域(22C)を形成する。
の部分を除去して後、ソース領域(21S ) 、ゲー
ト領域(24G ’)及びドレイン領域(230)の積
層を横切る側面にエピタキシャル成長にてチャンネル領
域(22C)を形成する。
ゲート長しはライン・リソグラフィ技術に依存せず、ゲ
ート領域(24G)の膜厚によって規定され極限まで短
かくなる。
ート領域(24G)の膜厚によって規定され極限まで短
かくなる。
ソース領域(215”)及びゲート領域(24G)間と
、ゲート領域(24G)及びドレイン領域(23D)間
に真性半導体層(15)及び(13)が介在したときに
はゲート容量のうちサイド容量が抑制され、ゲート容量
が低減化される。又、チャンネル領域(22C)のゲー
ト領域(24G)とは反対側の面に接してバンドギャッ
プの広い真性半導体[(19)又は絶縁層(30)を形
成したときは、ショートチャンネル効果も抑制される。
、ゲート領域(24G)及びドレイン領域(23D)間
に真性半導体層(15)及び(13)が介在したときに
はゲート容量のうちサイド容量が抑制され、ゲート容量
が低減化される。又、チャンネル領域(22C)のゲー
ト領域(24G)とは反対側の面に接してバンドギャッ
プの広い真性半導体[(19)又は絶縁層(30)を形
成したときは、ショートチャンネル効果も抑制される。
以下、本発明によるJ−FETの実施例をその製法と共
に説明する。
に説明する。
実施例1゜
先ず、第1図Aに示すように半絶縁性GaAs基板(1
1)上に厚さ3000人程度0不純物濃度5 X 10
18cII−3程度のドレイン領域となるn” −Ga
A、J (12)、厚さ1000人程度0i Mo、
4Gao、s As層(13)、厚さ500人程人程不
純物濃度5 X 10110l9’程度のゲート領域と
なるP” −GaAsii (14) 、厚さ200人
程人程1−Mlo、4Gao、s As層(15)及び
厚さ500人程人程不純物濃度5×1018CII+−
3程度のソース領域となるn”−GaAs層(16)を
順次、MOCVD(有機金属気相成長)法により形成す
る。そして、各層(12)〜(16)を活性領域部(1
7)を残して他部を基板(11)まで例えばRIE(反
応性イオンエツチング)にて選択エツチングする。
1)上に厚さ3000人程度0不純物濃度5 X 10
18cII−3程度のドレイン領域となるn” −Ga
A、J (12)、厚さ1000人程度0i Mo、
4Gao、s As層(13)、厚さ500人程人程不
純物濃度5 X 10110l9’程度のゲート領域と
なるP” −GaAsii (14) 、厚さ200人
程人程1−Mlo、4Gao、s As層(15)及び
厚さ500人程人程不純物濃度5×1018CII+−
3程度のソース領域となるn”−GaAs層(16)を
順次、MOCVD(有機金属気相成長)法により形成す
る。そして、各層(12)〜(16)を活性領域部(1
7)を残して他部を基板(11)まで例えばRIE(反
応性イオンエツチング)にて選択エツチングする。
次に、第1図Bに示すように湿式エツチング法にて数1
00人(厚さ)程度エツチングしてダメージ層を除去し
た後、MOCVD法にて再成長を行い、厚さ500人程
人程不純物濃度3 X 10” cm−3程度のn −
GaAsjii (1B)及び厚さ5000人−程度の
1−A12o、4Gao、s As層(19)を順次形
成する。なお、層(18)はi AQo、4Gao、
s Asに代′えて例えばSiN等の絶縁物で形成して
もよい。
00人(厚さ)程度エツチングしてダメージ層を除去し
た後、MOCVD法にて再成長を行い、厚さ500人程
人程不純物濃度3 X 10” cm−3程度のn −
GaAsjii (1B)及び厚さ5000人−程度の
1−A12o、4Gao、s As層(19)を順次形
成する。なお、層(18)はi AQo、4Gao、
s Asに代′えて例えばSiN等の絶縁物で形成して
もよい。
次に、第1図Cに示すように素子となる活性領域部(1
7)に隣接する領域に例えばボロンB+をイオン注入し
て素子間分離領域(20)を形成した後、全面にホトレ
ジストを塗布し、次でRIEにより平坦化する。このと
き、活性領域部(17)ではn”−GaAs層(16)
が表面に臨むようになす。
7)に隣接する領域に例えばボロンB+をイオン注入し
て素子間分離領域(20)を形成した後、全面にホトレ
ジストを塗布し、次でRIEにより平坦化する。このと
き、活性領域部(17)ではn”−GaAs層(16)
が表面に臨むようになす。
次に、第1図りに示すようにソース領域(21S)が残
るようにn”−GaAs層(16)及びl Al2O
,4Gao、s As層(15)を選択エツチングして
ゲート領域となる。P”−GaAs層(14)を表面に
臨ましめる。この選択エツチングとしては、まずl
Mto、4Gao、 s AsFi (15)をストッ
パにしてRIIEで表面のn”−GaAs層(16)を
除去し、次に湿式エツチングでP”−GaAs層(14
)をスト7バにして1−Al2O,4Ga4.6AS層
(15)を除去する。このとき、P”−GaAs層(1
4)が2〜300人程度エツチングされても問題とはな
らない、しかる後、表面全面に厚さ500人程人程Si
N iil (25)を堆積する。
るようにn”−GaAs層(16)及びl Al2O
,4Gao、s As層(15)を選択エツチングして
ゲート領域となる。P”−GaAs層(14)を表面に
臨ましめる。この選択エツチングとしては、まずl
Mto、4Gao、 s AsFi (15)をストッ
パにしてRIIEで表面のn”−GaAs層(16)を
除去し、次に湿式エツチングでP”−GaAs層(14
)をスト7バにして1−Al2O,4Ga4.6AS層
(15)を除去する。このとき、P”−GaAs層(1
4)が2〜300人程度エツチングされても問題とはな
らない、しかる後、表面全面に厚さ500人程人程Si
N iil (25)を堆積する。
次に、第1図Eに示すようにドレイン領域となるn”−
GaAs層(12)の電極取出部に対応する部分のP”
−GaAs層(14)及びt Mlo、4Ga6.r
、 As層(13)を選択的に除去する。次で除去した
側面にSiNによる側壁(26)を形成する。
GaAs層(12)の電極取出部に対応する部分のP”
−GaAs層(14)及びt Mlo、4Ga6.r
、 As層(13)を選択的に除去する。次で除去した
側面にSiNによる側壁(26)を形成する。
次に、第1図Fに示すようにn”−GaAsによるドレ
イン領域(23D )に接してドレイン電極(27D)
を形成した後、ソース電極取出用及びゲート電橋取出用
の窓開けを行い、夫々n” −GaAsによるソース領
域(21S )に接してソース電極(27S >及びP
”−GaAsによるゲート領域(24G )に接してゲ
ート電極(27G)を形成する。これにより、ドレイン
領域(23D ) 、1M1o、4Gao、6Asjl
(13)、ゲート領域(24G ) 、j Mlo
、4Gao、s As層(15)及びソース領域(21
5)が順次積層され、その積層を横切る一側面にチャン
ネル領域(22C)が形成されて成る縦型のJ−FET
(2B)が得られる。
イン領域(23D )に接してドレイン電極(27D)
を形成した後、ソース電極取出用及びゲート電橋取出用
の窓開けを行い、夫々n” −GaAsによるソース領
域(21S )に接してソース電極(27S >及びP
”−GaAsによるゲート領域(24G )に接してゲ
ート電極(27G)を形成する。これにより、ドレイン
領域(23D ) 、1M1o、4Gao、6Asjl
(13)、ゲート領域(24G ) 、j Mlo
、4Gao、s As層(15)及びソース領域(21
5)が順次積層され、その積層を横切る一側面にチャン
ネル領域(22C)が形成されて成る縦型のJ−FET
(2B)が得られる。
第2図は第1図Fの平面図である。活性領域部以外を選
択エツチングした後のチャンネル領域となるn −Ga
As層(18)の再成長で活性領域部の四方の側面にチ
ャンネルができるので、ボロンのイオン注入により三面
のキャリアを殺して一面のみにチャンネル領域C22G
’)を形成している。ボロン注入による素子分離領域
(20)は斜線で示し、SiN層(25)は魚卵で示す
。
択エツチングした後のチャンネル領域となるn −Ga
As層(18)の再成長で活性領域部の四方の側面にチ
ャンネルができるので、ボロンのイオン注入により三面
のキャリアを殺して一面のみにチャンネル領域C22G
’)を形成している。ボロン注入による素子分離領域
(20)は斜線で示し、SiN層(25)は魚卵で示す
。
なお、この例ではチャンネル領域(22C)の膜厚が5
00人程変色ノーマリ・オン型(ディプレッションモー
ド)のJ−FE!Tであるが、チャンネル領域(22C
)の膜厚を250人程変色すればノーマリ・オフ型(エ
ンハンスメンスモード)のJ−FETが得られる。
00人程変色ノーマリ・オン型(ディプレッションモー
ド)のJ−FE!Tであるが、チャンネル領域(22C
)の膜厚を250人程変色すればノーマリ・オフ型(エ
ンハンスメンスモード)のJ−FETが得られる。
又、ゲート領域(24G)とソース領域(21S)及び
ドレイン領域(230)との間に夫々挿入したt N
lo、4Gao、s As層(13) 、 (15)
は、1−GaAs層に置き代えてもよい。
ドレイン領域(230)との間に夫々挿入したt N
lo、4Gao、s As層(13) 、 (15)
は、1−GaAs層に置き代えてもよい。
かかる構成において、ゲート領域(24G )とソース
領域(21S)及びドレイン領域(23D )との間に
夫々挿入した1−MGaAs層(15)及び(13)は
、ゲート容量を低減化するためである。ドレイン領域(
23D)及びゲート領域(24G)間の面積が大きいの
で1−pJIGaAs層(13)は1000人厚くした
。ドレイン抵抗の増大(本例の程度では抵抗の増大とは
ならないカリは素子特性に大きな影響を及ぼさない。
領域(21S)及びドレイン領域(23D )との間に
夫々挿入した1−MGaAs層(15)及び(13)は
、ゲート容量を低減化するためである。ドレイン領域(
23D)及びゲート領域(24G)間の面積が大きいの
で1−pJIGaAs層(13)は1000人厚くした
。ドレイン抵抗の増大(本例の程度では抵抗の増大とは
ならないカリは素子特性に大きな影響を及ぼさない。
ソース領域(21S)端とゲート領域(24G)のドレ
イン側端までの長さは1000Å以下であり、電子は近
似的にパリスティックで走行することができる。従って
電子の速度はベロシティ・オーバシュートを通じて従来
理論より大きくなり、従ってgmは増大する可能性があ
る。なお、チャンネル領域(22C)は不純物濃度n
= 3 X 10”としたがプラズモン散乱の効果が顕
著になる濃度であるので、むしろn = 10”とした
方がパリスティック性が増すことも考えられる。
イン側端までの長さは1000Å以下であり、電子は近
似的にパリスティックで走行することができる。従って
電子の速度はベロシティ・オーバシュートを通じて従来
理論より大きくなり、従ってgmは増大する可能性があ
る。なお、チャンネル領域(22C)は不純物濃度n
= 3 X 10”としたがプラズモン散乱の効果が顕
著になる濃度であるので、むしろn = 10”とした
方がパリスティック性が増すことも考えられる。
ゲート長しはりソグラフィのルールにまったく左右され
ず、ゲート領域(24G)(従ってp+−GaAs層(
14))の膜厚によって決められる。本例では膜厚を5
00人としたが、それ以下(例えば200人)にするこ
ともでき、ゲート長りを極限まで短かくできる。ゲート
・ソース間容量はゲート領域(24G)の面積に効いて
くるので、その低減化にはライン・リソグラフィ・ルー
ルは小さいに越したことはない、しかし、ゲート容量の
低減化にはドレイン−ゲート間の1−7v2GaAsl
’ii (13)の厚みを例えば3000人と大きくと
る方が有効である。
ず、ゲート領域(24G)(従ってp+−GaAs層(
14))の膜厚によって決められる。本例では膜厚を5
00人としたが、それ以下(例えば200人)にするこ
ともでき、ゲート長りを極限まで短かくできる。ゲート
・ソース間容量はゲート領域(24G)の面積に効いて
くるので、その低減化にはライン・リソグラフィ・ルー
ルは小さいに越したことはない、しかし、ゲート容量の
低減化にはドレイン−ゲート間の1−7v2GaAsl
’ii (13)の厚みを例えば3000人と大きくと
る方が有効である。
この構成ではライン・ルールはむしろ集積密度(ケ/c
d)の観点から決まるもので速度性能とは関係ない。
d)の観点から決まるもので速度性能とは関係ない。
上述せる構成によれば、真性のゲート長しはP ” −
GaAs (14)の膜厚によって決るので極限まで短
かくすることができる。また、ゲート領域(24G )
はその厚み方向の側面がチャンネル領域(22C)に接
するのみで、ゲート領域(24G )の上下面では1−
N2GaAs層(15) 、 (13)を介してソー
ス領域(215)及びドレイン領域(23D)と対向し
ている。従って、余分なサイド容量を抑制することがで
きゲート容量を低減化できる。さらに、チャンネル領域
(22C)のゲート領域(24G)と反対側には広バン
ドギャップのi −MGaAs層(19) (又はS
iNによる絶縁層)が形成されているので、ゲートクロ
ーズのとき、チャンネル真下の層(19)を電流が流れ
ることがなく、ショートチャンネル効果を抑えることが
できる。従って高速性能のJ−FETが得られる。
GaAs (14)の膜厚によって決るので極限まで短
かくすることができる。また、ゲート領域(24G )
はその厚み方向の側面がチャンネル領域(22C)に接
するのみで、ゲート領域(24G )の上下面では1−
N2GaAs層(15) 、 (13)を介してソー
ス領域(215)及びドレイン領域(23D)と対向し
ている。従って、余分なサイド容量を抑制することがで
きゲート容量を低減化できる。さらに、チャンネル領域
(22C)のゲート領域(24G)と反対側には広バン
ドギャップのi −MGaAs層(19) (又はS
iNによる絶縁層)が形成されているので、ゲートクロ
ーズのとき、チャンネル真下の層(19)を電流が流れ
ることがなく、ショートチャンネル効果を抑えることが
できる。従って高速性能のJ−FETが得られる。
実施例2
第3図Aに示すように半絶縁性GaAs基板(11)上
に実施例1と同様のn”−GaAs層(12)、1−N
2o、a Gao、s As層(13) 、P” −G
aAsJ (14)、i Mlo、4Gao、s A
s層(15)及びn” −GaAs層(16)を順次M
OCVD法で形成して後、活性領域部を残して他部をR
IEでエツチング除去する。次で湿式エツチング法でダ
メージ層をエツチング除去した後、MOCVD法により
n −GaAsrrl(18)を再成長する。さらにS
iN層(30)を堆積し、ボロンをイオン注入して素子
分離領域(20)を形成する。
に実施例1と同様のn”−GaAs層(12)、1−N
2o、a Gao、s As層(13) 、P” −G
aAsJ (14)、i Mlo、4Gao、s A
s層(15)及びn” −GaAs層(16)を順次M
OCVD法で形成して後、活性領域部を残して他部をR
IEでエツチング除去する。次で湿式エツチング法でダ
メージ層をエツチング除去した後、MOCVD法により
n −GaAsrrl(18)を再成長する。さらにS
iN層(30)を堆積し、ボロンをイオン注入して素子
分離領域(20)を形成する。
次に、第3図Bに示すように、全面にホトレジスト層を
塗布して後、RIEにより平坦化し活性領域部(17)
のn”−GaAs層(16)を表面で臨ましめる。次い
で、n ” −GaAs1i (16)よりSiN層(
30)に跨るようにソース電極(27S’)を形成する
。
塗布して後、RIEにより平坦化し活性領域部(17)
のn”−GaAs層(16)を表面で臨ましめる。次い
で、n ” −GaAs1i (16)よりSiN層(
30)に跨るようにソース電極(27S’)を形成する
。
次に、第3図Cに示すようにソース電極(27S )下
のソース領域(21S)を残すようにn” −GaAs
層(16)及びi −AQGaAsl’ii (15)
を上側と同じようにしてエツチング除去し、さらに、ソ
ース領域(21S)より大きい所定面積(比較的小面積
)のゲート領域(24G)を残すようにP” −GaA
s層(14)及び1−MGaAs層(13)を選択的に
エツチングで除去する。
のソース領域(21S)を残すようにn” −GaAs
層(16)及びi −AQGaAsl’ii (15)
を上側と同じようにしてエツチング除去し、さらに、ソ
ース領域(21S)より大きい所定面積(比較的小面積
)のゲート領域(24G)を残すようにP” −GaA
s層(14)及び1−MGaAs層(13)を選択的に
エツチングで除去する。
次に、全面にSiN 層(31)を堆積し、さらにホト
レジスト層を塗布して後、RIEにより平坦化する(第
3図り参照)。
レジスト層を塗布して後、RIEにより平坦化する(第
3図り参照)。
次に、第3図Eに示すようにソース電極取出用、ゲート
電極取出用及びドレイン電極取出用の窓開けを行って後
、夫々ソース電h (27S’)、ゲート領域(24G
)及びドレイン領域(23D)に接するソース電8i
(27S ) 、ゲート電極(27G)及びドレイ電極
(270)を形成する。これにより、ドレイン領域(2
3D ) 、1−AQGaAs層(13)、ゲート領域
(24G ) 、1−Ai2GaAs層(15)及びソ
ース領域(21S )が順次積層され、その積層を横切
る一側面にチャンネル領域(22C)が形成されて成る
縦型のJ−FET (32)が得られる。
電極取出用及びドレイン電極取出用の窓開けを行って後
、夫々ソース電h (27S’)、ゲート領域(24G
)及びドレイン領域(23D)に接するソース電8i
(27S ) 、ゲート電極(27G)及びドレイ電極
(270)を形成する。これにより、ドレイン領域(2
3D ) 、1−AQGaAs層(13)、ゲート領域
(24G ) 、1−Ai2GaAs層(15)及びソ
ース領域(21S )が順次積層され、その積層を横切
る一側面にチャンネル領域(22C)が形成されて成る
縦型のJ−FET (32)が得られる。
この構成においても、ゲート長しが極限まで短かくなり
、又ゲート容量及びショートチャンネル効果を抑制する
ことができる等、第1図の実施例と同様の作用効果が得
られる。加えて、この例では素子の平坦化が得られる。
、又ゲート容量及びショートチャンネル効果を抑制する
ことができる等、第1図の実施例と同様の作用効果が得
られる。加えて、この例では素子の平坦化が得られる。
本発明によれば、ソース領域、ゲート領域及びドレイン
領域が積層形成され、その積層を横切る1側面にチャン
ネル領域が形成されるので、真性のゲート長は積層した
ゲート領域の膜厚で決められ、従って、ライン・リソグ
ラフィ技術に依存せずに極限まで(例えば200人)短
かくできる。またゲート領域の上下を挟んで真性半導体
層を積層するときはゲート容量が低減化される。またチ
ャンネル領域のゲート領域とは反対側に接してチャンネ
ル領域よりバンドギャップの広い真性半導体又は絶縁層
を形成するときはショートチャンネル効果が抑制される
。
領域が積層形成され、その積層を横切る1側面にチャン
ネル領域が形成されるので、真性のゲート長は積層した
ゲート領域の膜厚で決められ、従って、ライン・リソグ
ラフィ技術に依存せずに極限まで(例えば200人)短
かくできる。またゲート領域の上下を挟んで真性半導体
層を積層するときはゲート容量が低減化される。またチ
ャンネル領域のゲート領域とは反対側に接してチャンネ
ル領域よりバンドギャップの広い真性半導体又は絶縁層
を形成するときはショートチャンネル効果が抑制される
。
従って、高速性能が飛躍的に高い接合型電界効果トラン
ジスタが得られる。
ジスタが得られる。
第1図A−Fは本発明の接合型電界効果トランジスタの
一実施例を示す工程図、第2図は第1図Fの平面図、第
3図A−Eは本発明の接合型電界効果トランジスタの他
の実施例を示す工程図、第4図は本発明の説明に供する
接合型電界効果トランジスタの概略図である。 (11)は半絶縁性GaAsN、(12)はn” −G
aAs層、(13)は1−MGaAs層、(14)はP
” −GaAs層、(15)は1−7v2GaAs層、
(16)はn” −GaAs層、(18)はn −Ga
As層、(19)はi −MGaAs層、(21S ”
)はソース領域、(22C)はチャンネル領域、(23
0)はドレイ領域、(24G ”)はゲート領域である
。 同 松隈秀盛 本突方叛4列の平面図 第2図 3ケ一ト傾創氏゛ 接合り電r!g−効果トラシジスクの柵略図第4図 IA 99−bar−1 第3図 手続補正書 昭和62年 9月11日 特許庁長官 小 川 邦 夫 殿1、事件の表示
し昭和61年特 許
願 第252378号2°a!oss、、□□よ、う、
−ヶ1ヶや。□ヵゆ3、補正をする者 事件との関係 特許出願人 住 所 東京部品用区北品用6丁目7番35号名称(2
18)ソニー株式会社 代表取締役 大 賀 典 雄 4、代理人 (、イ′ 5、補正命令の日付 昭和 年 月 日 :
D!6、補正により増加する発明の数 7・4″E″1 エ、。□。□fx iQ ’!1
1(D fli。
一実施例を示す工程図、第2図は第1図Fの平面図、第
3図A−Eは本発明の接合型電界効果トランジスタの他
の実施例を示す工程図、第4図は本発明の説明に供する
接合型電界効果トランジスタの概略図である。 (11)は半絶縁性GaAsN、(12)はn” −G
aAs層、(13)は1−MGaAs層、(14)はP
” −GaAs層、(15)は1−7v2GaAs層、
(16)はn” −GaAs層、(18)はn −Ga
As層、(19)はi −MGaAs層、(21S ”
)はソース領域、(22C)はチャンネル領域、(23
0)はドレイ領域、(24G ”)はゲート領域である
。 同 松隈秀盛 本突方叛4列の平面図 第2図 3ケ一ト傾創氏゛ 接合り電r!g−効果トラシジスクの柵略図第4図 IA 99−bar−1 第3図 手続補正書 昭和62年 9月11日 特許庁長官 小 川 邦 夫 殿1、事件の表示
し昭和61年特 許
願 第252378号2°a!oss、、□□よ、う、
−ヶ1ヶや。□ヵゆ3、補正をする者 事件との関係 特許出願人 住 所 東京部品用区北品用6丁目7番35号名称(2
18)ソニー株式会社 代表取締役 大 賀 典 雄 4、代理人 (、イ′ 5、補正命令の日付 昭和 年 月 日 :
D!6、補正により増加する発明の数 7・4″E″1 エ、。□。□fx iQ ’!1
1(D fli。
Claims (1)
- 【特許請求の範囲】 1、積層されたソース領域、ゲート領域及びドレイン領
域の該積層を横切る側面にチャンネル領域を有すること
を特徴とする接合型電界効果トランジスタ。 2、ソース領域、ゲート領域及びドレイン領域となる各
半導体層を積層し、 該半導体層共に活性領域部以外の部分を除去して後、 ソース領域、ゲート領域及びドレイン領域の積層を横切
る側面にエピタキシャル成長にてチャンネル領域を形成
することを特徴とする接合型電界効果トランジスタの製
造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61252378A JP2508431B2 (ja) | 1986-10-23 | 1986-10-23 | 接合型電界効果トランジスタ及びその製造方法 |
KR1019870010480A KR960006112B1 (ko) | 1986-10-23 | 1987-09-22 | 접합형 전계효과트랜지스터 및 그 제조방법 |
DE3736009A DE3736009C2 (de) | 1986-10-23 | 1987-10-23 | Sperrschicht-FET |
US07/405,082 US4916499A (en) | 1986-10-23 | 1989-09-06 | Junction field effect transistor with vertical gate region |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61252378A JP2508431B2 (ja) | 1986-10-23 | 1986-10-23 | 接合型電界効果トランジスタ及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63107070A true JPS63107070A (ja) | 1988-05-12 |
JP2508431B2 JP2508431B2 (ja) | 1996-06-19 |
Family
ID=17236476
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61252378A Expired - Fee Related JP2508431B2 (ja) | 1986-10-23 | 1986-10-23 | 接合型電界効果トランジスタ及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2508431B2 (ja) |
KR (1) | KR960006112B1 (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5353274A (en) * | 1976-10-25 | 1978-05-15 | Nippon Gakki Seizo Kk | Field effect type semiconductor device |
JPS62144367A (ja) * | 1985-12-19 | 1987-06-27 | Fujitsu Ltd | 接合型電界効果トランジスタ |
-
1986
- 1986-10-23 JP JP61252378A patent/JP2508431B2/ja not_active Expired - Fee Related
-
1987
- 1987-09-22 KR KR1019870010480A patent/KR960006112B1/ko not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5353274A (en) * | 1976-10-25 | 1978-05-15 | Nippon Gakki Seizo Kk | Field effect type semiconductor device |
JPS62144367A (ja) * | 1985-12-19 | 1987-06-27 | Fujitsu Ltd | 接合型電界効果トランジスタ |
Also Published As
Publication number | Publication date |
---|---|
JP2508431B2 (ja) | 1996-06-19 |
KR880005694A (ko) | 1988-06-30 |
KR960006112B1 (ko) | 1996-05-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |