JP2508431B2 - 接合型電界効果トランジスタ及びその製造方法 - Google Patents
接合型電界効果トランジスタ及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高速性能を有する接合型電界効果トランジ
スタ（Ｊ−FET）及びその製造方法に関する。
スタ（Ｊ−FET）及びその製造方法に関する。
本発明は、接合型電界効果トランジスタにおいて、ソ
ース領域、第１の真性半導体層、ゲート領域、第２の真
性半導体層及びドレイン領域を積層形成し、その積層を
横切る側面にチャンネル領域を形成することにより、チ
ャンネル長をラインリソグラフィのルールによらず十分
短かくし、且つゲート容量を低減し、高性能を高めるよ
うにしたものである。
ース領域、第１の真性半導体層、ゲート領域、第２の真
性半導体層及びドレイン領域を積層形成し、その積層を
横切る側面にチャンネル領域を形成することにより、チ
ャンネル長をラインリソグラフィのルールによらず十分
短かくし、且つゲート容量を低減し、高性能を高めるよ
うにしたものである。
Ｊ−FETの性能は大雑把にはgm/Cg（gm:相互コングク
タンス、Cg:ゲート容量）で表わされる。第４図を参照
してＪ−FETについて説明するに、同図中、（１）はソ
ース領域、（２）はドレイン領域、（３）はゲート領
域、（４）はチャンネル領域を示す。又（Ｓ）はソース
電極、（Ｇ）はゲート電極、（Ｄ）はドレイン電極を示
す。
タンス、Cg:ゲート容量）で表わされる。第４図を参照
してＪ−FETについて説明するに、同図中、（１）はソ
ース領域、（２）はドレイン領域、（３）はゲート領
域、（４）はチャンネル領域を示す。又（Ｓ）はソース
電極、（Ｇ）はゲート電極、（Ｄ）はドレイン電極を示
す。
従って 但し、Z:ゲート幅 L:ゲート長 Ksε0:誘電率 W:空乏層の厚み q:電荷 N:不純物濃度 φB:ビルトイン電圧 Vg:ゲート電圧 gm0:真性トランスコングクタンス G0:チャンネルコングクタンス d:実効的なチャンネルの厚み μ：移動度 従ってgm/Cgを大きくするには、ひたすらゲート長Ｌを
小さくする方策を見い出すことになる。ソース抵抗Rsは
実効的なgmを落すからRsも小さくする。ここで問題とな
るのはゲート長Ｌを小さくするとショートチャンネル効
果が生じて即ちゲートクローズのときチャンネル領域直
下の基板（５）を電流が流れ、ゲートのしまりが悪くな
るので、濃度Ｎは大きくし実効的なチャンネルの厚みｄ
を小さくしなければならない。
小さくする方策を見い出すことになる。ソース抵抗Rsは
実効的なgmを落すからRsも小さくする。ここで問題とな
るのはゲート長Ｌを小さくするとショートチャンネル効
果が生じて即ちゲートクローズのときチャンネル領域直
下の基板（５）を電流が流れ、ゲートのしまりが悪くな
るので、濃度Ｎは大きくし実効的なチャンネルの厚みｄ
を小さくしなければならない。
ところで、ゲート長Ｌは光リソグラフィの技術ではサ
ブミクロンが限界である。又電子ビームリソグラフィや
Ｘ線リソグラフィを駆使すれば、1/4μｍが可能であ
る。しかしＪ−FETでは問題が生じる。通常のＪ−FETで
は不純物の拡散によってゲート領域（３）が形成される
ので、横方向拡散によってリソグラフィルールよりもゲ
ート長Ｌは大きくなる。それ故、たとえ、1/4μｍのゲ
ート窓開けができたとしても実効ゲート長は1/3〜1/2μ
ｍ程度になってしまう。サブミクロンのゲート長のＪ−
FETを拡散で作る場合、P+ゲート領域（３）のしみ込み
によってP+ゲート領域（３）のサイド領域C1が真性容量
C2（∝1/L）に比較して無視できなくなるのでゲート長
Ｌの減少によっても直線的な性能向上は望めなくなる。
ブミクロンが限界である。又電子ビームリソグラフィや
Ｘ線リソグラフィを駆使すれば、1/4μｍが可能であ
る。しかしＪ−FETでは問題が生じる。通常のＪ−FETで
は不純物の拡散によってゲート領域（３）が形成される
ので、横方向拡散によってリソグラフィルールよりもゲ
ート長Ｌは大きくなる。それ故、たとえ、1/4μｍのゲ
ート窓開けができたとしても実効ゲート長は1/3〜1/2μ
ｍ程度になってしまう。サブミクロンのゲート長のＪ−
FETを拡散で作る場合、P+ゲート領域（３）のしみ込み
によってP+ゲート領域（３）のサイド領域C1が真性容量
C2（∝1/L）に比較して無視できなくなるのでゲート長
Ｌの減少によっても直線的な性能向上は望めなくなる。
本発明は、上述の点に鑑み、ライン・リソグラフィの
ルールには頼らないで真性のゲート長を極限まで短かく
できるようにした接合型電界効果トランジスタ及びその
製造方法を提供するものである。
ルールには頼らないで真性のゲート長を極限まで短かく
できるようにした接合型電界効果トランジスタ及びその
製造方法を提供するものである。
本発明による接合型電界効果トランジスタは、基板
（11）上に、第１導電形のソース領域（21S）、第１の
真性半導体層（15）、第２導電形のゲート領域（24
G）、第２の真性半導体層（13）及び第１導電形のドレ
イン領域（23D）を積層するように形成し、その積層を
横切る側面にチャンネル領域（22C）を形成して構成す
る。
（11）上に、第１導電形のソース領域（21S）、第１の
真性半導体層（15）、第２導電形のゲート領域（24
G）、第２の真性半導体層（13）及び第１導電形のドレ
イン領域（23D）を積層するように形成し、その積層を
横切る側面にチャンネル領域（22C）を形成して構成す
る。
チャンネル領域（22C）のゲート領域（24）とは反対
側の面に接してバンドギャップの広い真性半導体層（1
9）又は絶縁層（30）を形成するを可とする。
側の面に接してバンドギャップの広い真性半導体層（1
9）又は絶縁層（30）を形成するを可とする。
製法は、ソース領域、第１の真性半導体層、ゲート領
域、第２の真性半導体層及びドレイン領域となる各半導
体層（16），（15），（14），（13），（12）をエピタ
キシャル成長にて積層し、各半導体層（16），（15），
（14），（13），（12）共に活性領域部（17）以外の部
分を除去して後、ソース領域（21S）、第１の真性半導
体層（15）、ゲート領域（24G）、第２の真性半導体層
（13）及びドレイン領域（23D）の積層を横切る側面に
エピタキシャル成長にてチャンネル領域（22C）を形成
する。
域、第２の真性半導体層及びドレイン領域となる各半導
体層（16），（15），（14），（13），（12）をエピタ
キシャル成長にて積層し、各半導体層（16），（15），
（14），（13），（12）共に活性領域部（17）以外の部
分を除去して後、ソース領域（21S）、第１の真性半導
体層（15）、ゲート領域（24G）、第２の真性半導体層
（13）及びドレイン領域（23D）の積層を横切る側面に
エピタキシャル成長にてチャンネル領域（22C）を形成
する。
ゲート長Ｌはライン・リソグラフィ技術に依存せず、
ゲート領域（24G）の膜厚によって規定され極限まで短
かくなる。
ゲート領域（24G）の膜厚によって規定され極限まで短
かくなる。
ソース領域（21S）及びゲート領域（24G）間と、ゲー
ト領域（24G）及びドレイン領域（23D）間に真性半導体
層（15）及び（13）が介在するので、ゲート容量のうち
サイド容量が抑制され、ゲート容量が低減化される。
又、チャンネル領域（22C）のゲート領域（24G）とは反
対側の側面に接してバンドギャップの広い真性半導体層
（19）又は絶縁層（30）を形成したときは、ショートチ
ャンネル効果も抑制される。
ト領域（24G）及びドレイン領域（23D）間に真性半導体
層（15）及び（13）が介在するので、ゲート容量のうち
サイド容量が抑制され、ゲート容量が低減化される。
又、チャンネル領域（22C）のゲート領域（24G）とは反
対側の側面に接してバンドギャップの広い真性半導体層
（19）又は絶縁層（30）を形成したときは、ショートチ
ャンネル効果も抑制される。
以下、本発明によるＪ−FETの実施例をその製法と共
に説明する。
に説明する。
実施例1. 先ず、第１図Ａに示すように半絶縁性GaAs基板（11）
上に厚さ3000Å程度で不純物濃度５×1018cm-3程度のド
レイン領域となるn+−GaAs層（12）、厚さ1000Å程度の
ｉ−Al0.4Ga0.6As層（13）、厚さ500Å程度で不純物濃
度５×1019cm-3程度のゲート領域となるp+−GaAs層（1
4）、厚さ200Å程度のｉ−Al0.4Ga0.6As層（15）及び厚
さ500Å程度で不純物濃度５×1018cm-3程度のソース領
域となるn+−GaAs層（16）を順次、MOCVD（有機金属気
相成長）法により形成する。そして、各層（12）〜（1
6）を活性領域部（17）を残して他部を基板（11）まで
例えばRIE（反応性イオンエッチング）にて選択エッチ
ングする。
上に厚さ3000Å程度で不純物濃度５×1018cm-3程度のド
レイン領域となるn+−GaAs層（12）、厚さ1000Å程度の
ｉ−Al0.4Ga0.6As層（13）、厚さ500Å程度で不純物濃
度５×1019cm-3程度のゲート領域となるp+−GaAs層（1
4）、厚さ200Å程度のｉ−Al0.4Ga0.6As層（15）及び厚
さ500Å程度で不純物濃度５×1018cm-3程度のソース領
域となるn+−GaAs層（16）を順次、MOCVD（有機金属気
相成長）法により形成する。そして、各層（12）〜（1
6）を活性領域部（17）を残して他部を基板（11）まで
例えばRIE（反応性イオンエッチング）にて選択エッチ
ングする。
次に、第１図Ｂに示すように湿式エッチング法にて数
100Å（厚さ）程度エッチングしダメージ層を除去した
後、MOCVD法にて再成長を行い、厚さ500Å程度で不純物
濃度３×1018cm-3程度のｎ−GaAs層（18）及び厚さ5000
Å程度のｉ−Al0.4Ga0.6As層（19）を順次形成する。な
お、層（18）はｉ−Al0.4Ga0.6Asに代えて例えばSiN等
の絶縁物で形成してもよい。
100Å（厚さ）程度エッチングしダメージ層を除去した
後、MOCVD法にて再成長を行い、厚さ500Å程度で不純物
濃度３×1018cm-3程度のｎ−GaAs層（18）及び厚さ5000
Å程度のｉ−Al0.4Ga0.6As層（19）を順次形成する。な
お、層（18）はｉ−Al0.4Ga0.6Asに代えて例えばSiN等
の絶縁物で形成してもよい。
次に、第１図Ｃに示すように素子となる活性領域部
（17）に隣接する領域に例えばボロンB+をイオン注入し
て素子間分離領域（20）を形成した後、全面にホトレジ
ストを塗布し、次いでRIEにより平坦化する。このと
き、活性領域部（17）ではn+−GaAs層（16）が表面に臨
むようになす。
（17）に隣接する領域に例えばボロンB+をイオン注入し
て素子間分離領域（20）を形成した後、全面にホトレジ
ストを塗布し、次いでRIEにより平坦化する。このと
き、活性領域部（17）ではn+−GaAs層（16）が表面に臨
むようになす。
次に、第１図Ｄに示すようにソース領域（21S）が残
るようにn+−GaAs層（16）及びｉ−Al0.4Ga0.6As層（1
5）を選択エッチングしてゲート領域となる。P+−GaAs
層（14）を表面に臨ましめる。この選択エッチングとし
ては、まずｉ−Al0.4Ga0.6As層（15）をストッパにして
RIEで表面のn+−GaAs層（16）を除去し、次に湿式エッ
チングでP+−GaAs層（14）をストッパにしてｉ−Al0.4G
a0.6As層（15）を除去する。このとき、P+−GaAs層（1
4）が２〜300Å程度エッチングされても問題とはならな
い。しかる後、表面全面に厚さ500Å程度のSiN層（25）
を堆積する。
るようにn+−GaAs層（16）及びｉ−Al0.4Ga0.6As層（1
5）を選択エッチングしてゲート領域となる。P+−GaAs
層（14）を表面に臨ましめる。この選択エッチングとし
ては、まずｉ−Al0.4Ga0.6As層（15）をストッパにして
RIEで表面のn+−GaAs層（16）を除去し、次に湿式エッ
チングでP+−GaAs層（14）をストッパにしてｉ−Al0.4G
a0.6As層（15）を除去する。このとき、P+−GaAs層（1
4）が２〜300Å程度エッチングされても問題とはならな
い。しかる後、表面全面に厚さ500Å程度のSiN層（25）
を堆積する。
次に、第１図Ｅに示すようにドレイン領域となるn+−
GaAs層（12）の電極取出部に対応する部分のP+−GaAs層
（14）及びｉ−Al0.4Ga0.6As層（13）を選択的に除去す
る。次で除去した側面にSiNによる側壁（26）を形成す
る。
GaAs層（12）の電極取出部に対応する部分のP+−GaAs層
（14）及びｉ−Al0.4Ga0.6As層（13）を選択的に除去す
る。次で除去した側面にSiNによる側壁（26）を形成す
る。
次に、第１図Ｆに示すようにn+−GaAsによるドレイン
領域（23D）に接してドレイン電極（27D）を形成した
後、ソース電極取出用及びゲート電極取出用の窓開けを
行い、夫々n+−GaAsによるソース領域（21S）に接して
ソース電極（27S）及びP+−GaAsによるゲート領域（24
G）に接してゲート電極（27G）を形成する。これによ
り、ドレイン領域（23D）、ｉ−Al0.4Ga0.6As層（1
3）、ゲート領域（24G）、ｉ−Al0.4Ga0.6As層（15）及
びソース領域（21S）が順次積層され、その積層を横切
る一側面にチャンネル領域（22C）が形成されて成る縦
型のＪ−FET（28）が得られる。
領域（23D）に接してドレイン電極（27D）を形成した
後、ソース電極取出用及びゲート電極取出用の窓開けを
行い、夫々n+−GaAsによるソース領域（21S）に接して
ソース電極（27S）及びP+−GaAsによるゲート領域（24
G）に接してゲート電極（27G）を形成する。これによ
り、ドレイン領域（23D）、ｉ−Al0.4Ga0.6As層（1
3）、ゲート領域（24G）、ｉ−Al0.4Ga0.6As層（15）及
びソース領域（21S）が順次積層され、その積層を横切
る一側面にチャンネル領域（22C）が形成されて成る縦
型のＪ−FET（28）が得られる。
第２図は第１図Ｆの平面図である。活性領域部以外を
選択エッチングした後のチャンネル領域となるｎ−GaAs
層（18）の再成長で活性領域部の四方の側面にチャンネ
ルができるので、ボロンのイオン注入により三面のキャ
リアを殺して一面のみにチャンネル領域（22C）を形成
している。ボロン注入による素子分離領域（20）は斜線
で示し、SiN層（25）は点印で示す。
選択エッチングした後のチャンネル領域となるｎ−GaAs
層（18）の再成長で活性領域部の四方の側面にチャンネ
ルができるので、ボロンのイオン注入により三面のキャ
リアを殺して一面のみにチャンネル領域（22C）を形成
している。ボロン注入による素子分離領域（20）は斜線
で示し、SiN層（25）は点印で示す。
なお、この例ではチャンネル領域（22C）の膜厚が500
Å程度でノーマリ・オン型（ディプレッションモード）
のＪ−FETであるが、チャンネル領域（22C）の膜厚を25
0Å程度とすればノーマリ・オフ型（エンハンスメント
モード）のＪ−FETが得られる。
Å程度でノーマリ・オン型（ディプレッションモード）
のＪ−FETであるが、チャンネル領域（22C）の膜厚を25
0Å程度とすればノーマリ・オフ型（エンハンスメント
モード）のＪ−FETが得られる。
又、ゲート領域（24G）とソース領域（21S）及びドレ
イン領域（23D）との間に夫々挿入したｉ−Al0.4Ga0.6A
s層（13），（15）はｉ−GaAs層に置き代えてもよい。
イン領域（23D）との間に夫々挿入したｉ−Al0.4Ga0.6A
s層（13），（15）はｉ−GaAs層に置き代えてもよい。
かかる構成において、ゲート領域（24G）とソース領
域（21S）及びドレイン領域（23D）との間に夫々挿入し
たｉ−AlGaAs層（15）及び（13）は、ゲート容量を低減
化するためである。ドレイン領域（23D）及びゲート領
域（24G）間の面積が大きいのでｉ−AlGaAs層（13）は1
000Å厚くした。ドレイン抵抗の増大（本例の程度では
抵抗の増大とはならないが）は素子特性に大きな影響を
及ぼさない。
域（21S）及びドレイン領域（23D）との間に夫々挿入し
たｉ−AlGaAs層（15）及び（13）は、ゲート容量を低減
化するためである。ドレイン領域（23D）及びゲート領
域（24G）間の面積が大きいのでｉ−AlGaAs層（13）は1
000Å厚くした。ドレイン抵抗の増大（本例の程度では
抵抗の増大とはならないが）は素子特性に大きな影響を
及ぼさない。
ソース領域（21S）端とゲート領域（24G）のドレイン
側端までの長さは1000Å以下であり、電子は近似的にバ
リスティックで走行することができる。従って電子の速
度はベロシティ・オーバシユートを通じて従来論理より
大きくなり、従ってgmは増大する可能性がある。なお、
チャンネル領域（22C）は不純物濃度ｎ＝３×1018とし
たがプラズモン散乱の効果が顕著になる濃度であるの
で、むしろｎ≦1018とした方がバリスティック性が増す
ことも考えられる。
側端までの長さは1000Å以下であり、電子は近似的にバ
リスティックで走行することができる。従って電子の速
度はベロシティ・オーバシユートを通じて従来論理より
大きくなり、従ってgmは増大する可能性がある。なお、
チャンネル領域（22C）は不純物濃度ｎ＝３×1018とし
たがプラズモン散乱の効果が顕著になる濃度であるの
で、むしろｎ≦1018とした方がバリスティック性が増す
ことも考えられる。
ゲート長Ｌはリソグラフィのルールにまったく左右さ
れず、ゲート領域（24G）（従ってP+−GaAs層（14））
の膜厚によって決められる。本例では膜厚を500Åとし
たが、それ以下（例えば200Å）にすることもでき、ゲ
ート長Ｌを極限まで短かくできる。ゲート・ソース間容
量はゲート領域（24G）の面積に効いてくるので、その
低減化にはライン・リソグラフィ・ルールは小さいに越
したことはない。しかし、ゲート容量の低減化にはドレ
イン−ゲート間のｉ−AlGaAs層（13）の厚みを例えば30
00Åと大きくとる方が有効である。この構成ではライン
・ルールはむしろ集積密度（ケ/cm2）の観点から決まる
もので速度性能とは関係ない。
れず、ゲート領域（24G）（従ってP+−GaAs層（14））
の膜厚によって決められる。本例では膜厚を500Åとし
たが、それ以下（例えば200Å）にすることもでき、ゲ
ート長Ｌを極限まで短かくできる。ゲート・ソース間容
量はゲート領域（24G）の面積に効いてくるので、その
低減化にはライン・リソグラフィ・ルールは小さいに越
したことはない。しかし、ゲート容量の低減化にはドレ
イン−ゲート間のｉ−AlGaAs層（13）の厚みを例えば30
00Åと大きくとる方が有効である。この構成ではライン
・ルールはむしろ集積密度（ケ/cm2）の観点から決まる
もので速度性能とは関係ない。
上述せる構成によれば、真性のゲート長ＬはP+−GaAs
層（14）の膜厚によって決るので極限まで短かくするこ
とができる。また、ゲート領域（24G）はその厚み方向
の側面がチャンネル領域（22C）に接するのみで、ゲー
ト領域（24G）の上下面ではｉ−AlGaAs層（15），（1
3）を介してソース領域（21S）及びドレイン領域（23
D）と対向している。従って、余分なサイド容量を抑制
することができるゲート容量を低減化できる。さらに、
チャンネル領域（22C）のゲート領域（24G）と反対側に
は広バンドギャップのｉ−AlGaAs層（19）（又はSiNに
よる絶縁層）が形成されているので、ゲートクローズの
とき、チャンネル真下の層（19）を電流が流れることが
なく、ショートチャンネル効果を抑えることができる。
従って高速性能のＪ−FETが得られる。
層（14）の膜厚によって決るので極限まで短かくするこ
とができる。また、ゲート領域（24G）はその厚み方向
の側面がチャンネル領域（22C）に接するのみで、ゲー
ト領域（24G）の上下面ではｉ−AlGaAs層（15），（1
3）を介してソース領域（21S）及びドレイン領域（23
D）と対向している。従って、余分なサイド容量を抑制
することができるゲート容量を低減化できる。さらに、
チャンネル領域（22C）のゲート領域（24G）と反対側に
は広バンドギャップのｉ−AlGaAs層（19）（又はSiNに
よる絶縁層）が形成されているので、ゲートクローズの
とき、チャンネル真下の層（19）を電流が流れることが
なく、ショートチャンネル効果を抑えることができる。
従って高速性能のＪ−FETが得られる。
実施例２ 第３図Ａに示すように半絶縁性GaAs基板（11）上に実
施例１と同様のn+−GaAs層（12）、ｉ−Al0.4Ga0.6As層
（13）、P+−GaAs層（14）、ｉ−Al0.4Ga0.6As層（15）
及びn+−GaAs層（16）を順次MOCVD法で形成して後、活
性領域部を残して他部をRIEでエッチング除去する。次
いで湿式エッチング法でダメージ層をエッチング除去し
た後MOCVD法によりｎ−GaAs層（18）を再成長する。さ
らにSiN層（30）を堆積し、ボロンをイオン注入して素
子分離領域（20）を形成する。
施例１と同様のn+−GaAs層（12）、ｉ−Al0.4Ga0.6As層
（13）、P+−GaAs層（14）、ｉ−Al0.4Ga0.6As層（15）
及びn+−GaAs層（16）を順次MOCVD法で形成して後、活
性領域部を残して他部をRIEでエッチング除去する。次
いで湿式エッチング法でダメージ層をエッチング除去し
た後MOCVD法によりｎ−GaAs層（18）を再成長する。さ
らにSiN層（30）を堆積し、ボロンをイオン注入して素
子分離領域（20）を形成する。
次に、第３図Ｂに示すように、全面にホトレジスト層
を塗布して後、RIEにより平坦化した活性領域部（17）
のn+−GaAs層（16）を表面で臨ましめる。次いで、n+−
GaAs層（16）よりSiN層（30）に跨るようにソース電極
（27S′）を形成する。
を塗布して後、RIEにより平坦化した活性領域部（17）
のn+−GaAs層（16）を表面で臨ましめる。次いで、n+−
GaAs層（16）よりSiN層（30）に跨るようにソース電極
（27S′）を形成する。
次に、第３図Ｃに示すようにソース電極（27S）下の
ソース領域（21S）を残すようにn+−GaAs層（16）及び
ｉ−AlGaAs層（15）を上例と同じようにしてエッチング
除去し、さらに、ソース領域（21S）より大きい所定面
積（比較的小面積）のゲート領域（24G）を残すようにP
+−GaAs層（14）及びｉ−AlGaAs層（13）を選択的にエ
ッチングで除去する。
ソース領域（21S）を残すようにn+−GaAs層（16）及び
ｉ−AlGaAs層（15）を上例と同じようにしてエッチング
除去し、さらに、ソース領域（21S）より大きい所定面
積（比較的小面積）のゲート領域（24G）を残すようにP
+−GaAs層（14）及びｉ−AlGaAs層（13）を選択的にエ
ッチングで除去する。
次に、全面にSiN層（31）を堆積し、さらにホトレジ
スト層を塗布して後、RIEにより平坦化する（第３図Ｄ
参照）。
スト層を塗布して後、RIEにより平坦化する（第３図Ｄ
参照）。
次に、第３図Ｅに示すようにソース電極取出用、ゲー
ト電極取出用及びドレイン電極取出用の窓開けを行って
後、夫々ソース電極（27S′）、ゲート領域（24G）及び
ドレイン領域（23D）に接するソース電極（27S）、ゲー
ト電極（27G）及びドレイン電極（27D）を形成する。こ
れにより、ドレイン領域（23D）、ｉ−AlGaAs層（1
3）、ゲート領域（24G）、ｉ−AlGaAs層（15）及びソー
ス領域（21S）が順次積層され、その積層を横切る一側
面にチャンネル領域（22C）が形成されて成る縦型のＪ
−FET（32）が得られる。
ト電極取出用及びドレイン電極取出用の窓開けを行って
後、夫々ソース電極（27S′）、ゲート領域（24G）及び
ドレイン領域（23D）に接するソース電極（27S）、ゲー
ト電極（27G）及びドレイン電極（27D）を形成する。こ
れにより、ドレイン領域（23D）、ｉ−AlGaAs層（1
3）、ゲート領域（24G）、ｉ−AlGaAs層（15）及びソー
ス領域（21S）が順次積層され、その積層を横切る一側
面にチャンネル領域（22C）が形成されて成る縦型のＪ
−FET（32）が得られる。
この構成においても、ゲート長Ｌが極限まで短かくな
り、又ゲート容量及びショートチャンネル効果を抑制す
ることができる等、第１図の実施例と同様の作用効果が
得られる。加えて、この例では素子の平坦化が得られ
る。
り、又ゲート容量及びショートチャンネル効果を抑制す
ることができる等、第１図の実施例と同様の作用効果が
得られる。加えて、この例では素子の平坦化が得られ
る。
本発明によれば、ソース領域、ゲート領域及びドレイ
ン領域が積層形成され、その積層を横切る１側面にチャ
ンネル領域が形成されるので、真性のゲート長は積層し
たゲート領域の膜厚で決められ、従って、ライン・リソ
グラフィ技術に依存せずに極限まで（例えば200Å）短
かくできる。またゲート領域の上下を挟んで真性半導体
層が積層されるのでゲート容量が低減化される。またチ
ャンネル領域のゲート領域とは反対側に接してチャンネ
ル領域よりバンドギャップの広い真性半導体又は絶縁層
を形成するときはショートチャンネル効果が抑制され
る。
ン領域が積層形成され、その積層を横切る１側面にチャ
ンネル領域が形成されるので、真性のゲート長は積層し
たゲート領域の膜厚で決められ、従って、ライン・リソ
グラフィ技術に依存せずに極限まで（例えば200Å）短
かくできる。またゲート領域の上下を挟んで真性半導体
層が積層されるのでゲート容量が低減化される。またチ
ャンネル領域のゲート領域とは反対側に接してチャンネ
ル領域よりバンドギャップの広い真性半導体又は絶縁層
を形成するときはショートチャンネル効果が抑制され
る。
従って、高速性能が飛躍的に高い接合型電界効果トラ
ンジスタが得られる。
ンジスタが得られる。
第１図Ａ〜Ｆは本発明の接合型電界効果トランジスタの
一実施例を示す工程図、第２図は第１図Ｆの平面図、第
３図Ａ〜Ｅは本発明の接合型電界効果トランジスタの他
の実施例を示す工程図、第４図は本発明の説明に供する
接合型電界効果トランジスタの概略図である。 （11）は半絶縁性GaAs層、（12）はn+−GaAs層、（13）
はｉ−AlGaAs層、（14）はp+−GaAs層、（15）はｉ−Al
GaAs層、（16）はn+−GaAs層、（18）はｎ−GaAs層、
（19）はｉ−AlGaAs層、（21S）はソース領域、（22C）
はチャンネル領域、（23D）はドレイ領域、（24G）はゲ
ート領域である。
一実施例を示す工程図、第２図は第１図Ｆの平面図、第
３図Ａ〜Ｅは本発明の接合型電界効果トランジスタの他
の実施例を示す工程図、第４図は本発明の説明に供する
接合型電界効果トランジスタの概略図である。 （11）は半絶縁性GaAs層、（12）はn+−GaAs層、（13）
はｉ−AlGaAs層、（14）はp+−GaAs層、（15）はｉ−Al
GaAs層、（16）はn+−GaAs層、（18）はｎ−GaAs層、
（19）はｉ−AlGaAs層、（21S）はソース領域、（22C）
はチャンネル領域、（23D）はドレイ領域、（24G）はゲ
ート領域である。
Claims (2)
- 【請求項１】基板上に積層されたソース領域、第１の真
性半導体層、ゲート領域、第２の真性半導体層及びドレ
イン領域と、 上記積層を横切る側面のチャンネル領域とを有すること
を特徴とする接合型電界効果トランジスタ。 - 【請求項２】ソース領域、第１の真性半導体層、ゲート
領域、第２の真性半導体層、及びドレイン領域となる各
半導体層を積層し、 上記半導体層共に活性領域部以外の部分を除去して後、 ソース領域、第１の真性半導体層、ゲート領域、第２の
真性半導体層、及びドレイン領域の積層を横切る側面に
エピタキシャル成長にてチャンネル領域を形成すること
を特徴とする接合型電界効果トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61252378A JP2508431B2 (ja) | 1986-10-23 | 1986-10-23 | 接合型電界効果トランジスタ及びその製造方法 |
| KR1019870010480A KR960006112B1 (ko) | 1986-10-23 | 1987-09-22 | 접합형 전계효과트랜지스터 및 그 제조방법 |
| DE3736009A DE3736009C2 (de) | 1986-10-23 | 1987-10-23 | Sperrschicht-FET |
| US07/405,082 US4916499A (en) | 1986-10-23 | 1989-09-06 | Junction field effect transistor with vertical gate region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61252378A JP2508431B2 (ja) | 1986-10-23 | 1986-10-23 | 接合型電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63107070A JPS63107070A (ja) | 1988-05-12 |
| JP2508431B2 true JP2508431B2 (ja) | 1996-06-19 |
Family
ID=17236476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61252378A Expired - Fee Related JP2508431B2 (ja) | 1986-10-23 | 1986-10-23 | 接合型電界効果トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2508431B2 (ja) |
| KR (1) | KR960006112B1 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5353274A (en) * | 1976-10-25 | 1978-05-15 | Nippon Gakki Seizo Kk | Field effect type semiconductor device |
| JPS62144367A (ja) * | 1985-12-19 | 1987-06-27 | Fujitsu Ltd | 接合型電界効果トランジスタ |
-
1986
- 1986-10-23 JP JP61252378A patent/JP2508431B2/ja not_active Expired - Fee Related
-
1987
- 1987-09-22 KR KR1019870010480A patent/KR960006112B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR880005694A (ko) | 1988-06-30 |
| KR960006112B1 (ko) | 1996-05-08 |
| JPS63107070A (ja) | 1988-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |