JPS62188379A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS62188379A JPS62188379A JP3118586A JP3118586A JPS62188379A JP S62188379 A JPS62188379 A JP S62188379A JP 3118586 A JP3118586 A JP 3118586A JP 3118586 A JP3118586 A JP 3118586A JP S62188379 A JPS62188379 A JP S62188379A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタの製造方法に関し、特に
ゲート部に接近して高濃度成長層を有する電界効果トラ
ンジスタの製造方法に関する。
ゲート部に接近して高濃度成長層を有する電界効果トラ
ンジスタの製造方法に関する。
ＧａＡｓを代表とする化合物半導体ハｓｉに比べて大き
な電子移動度を有することに特長があり、超高速集積回
路に応用する研究開発が活発に行われている。ここでは
、ＧａＡ！Ｉのショットキーバリアゲート型電界効果ト
ランジスタ（ＭＥＳＦＥＴ）を例に説明する。
な電子移動度を有することに特長があり、超高速集積回
路に応用する研究開発が活発に行われている。ここでは
、ＧａＡ！Ｉのショットキーバリアゲート型電界効果ト
ランジスタ（ＭＥＳＦＥＴ）を例に説明する。
このＭＥＳＦＥＴの製造方法は、特開昭６０−１５９７
８号公報に提案されている。第３図（α）〜（１１）は
この製造方法を説明するための図で主要工程における断
面図である。まず、第３図（α）のように半絶縁性色ん
基板４に８１ を加速電圧３０ＫｅＶ 、ドースｉ
２Ｘ１０１２エ でイオン注入してチャネル層５を形成
し、同図（ｂ）のようにこの基板４上にシリコン酸化膜
ｅ Ｏ，８ｔｔｙｌ気相成長し、ホトレジスト膜をマス
クとして平行平板型ドライエツチングにより酸化膜をエ
ツチングし、ゲート長１．０μｍの仮ゲートパターン６
を形成する。第３図（ｅ）は仮ゲートパターン６をマス
フとしてＳｌ を加速電圧１００ ＫｅＶ 、ドース
量３×１０ｃｒＩＬ でイオン注入して高濃度層７α
、７ｂを形成した状態である。さらに同図（ｄ）のよう
に反転膜１１として厚さ０．３μｍのシリコン窒化膜で
全面を覆い、水素中で８０００Ｇ２０分間の熱処理によ
りチャネル層５および高濃度層７α、７ｂの結晶性を回
復し、第３図（ｅ）のようにホトレジスト膜１２を厚さ
１．０μｍ塗布するとホトレジスト膜１２０表面は平滑
になり、仮ゲートパターン６上のホトレジスト膜６は薄
くなり、同図（ｆ）のように平行平板型ドライエツチン
グによりＣＦ、ガスを用いて全面をエツチングし、酸化
膜の仮ゲートパターン６を露出させ、同図（ｇ）のよう
に残ったホトレジスト膜１２を剥離液で除去し、バッフ
ァド弗酸液により仮ゲートパターンの酸化膜６を除去し
てゲート開口１４を形成し、同図（ｈ）のようにゲート
開口１４にアルミニウムのゲート電極ｌおよび高濃度層
７α、７ｂ上にオーム性金属Ａｕ−Ｇｅ・棟のソース電
極２、ドレインを極３を形成してＭＥＳＦＥＴが完成す
る。
８号公報に提案されている。第３図（α）〜（１１）は
この製造方法を説明するための図で主要工程における断
面図である。まず、第３図（α）のように半絶縁性色ん
基板４に８１ を加速電圧３０ＫｅＶ 、ドースｉ
２Ｘ１０１２エ でイオン注入してチャネル層５を形成
し、同図（ｂ）のようにこの基板４上にシリコン酸化膜
ｅ Ｏ，８ｔｔｙｌ気相成長し、ホトレジスト膜をマス
クとして平行平板型ドライエツチングにより酸化膜をエ
ツチングし、ゲート長１．０μｍの仮ゲートパターン６
を形成する。第３図（ｅ）は仮ゲートパターン６をマス
フとしてＳｌ を加速電圧１００ ＫｅＶ 、ドース
量３×１０ｃｒＩＬ でイオン注入して高濃度層７α
、７ｂを形成した状態である。さらに同図（ｄ）のよう
に反転膜１１として厚さ０．３μｍのシリコン窒化膜で
全面を覆い、水素中で８０００Ｇ２０分間の熱処理によ
りチャネル層５および高濃度層７α、７ｂの結晶性を回
復し、第３図（ｅ）のようにホトレジスト膜１２を厚さ
１．０μｍ塗布するとホトレジスト膜１２０表面は平滑
になり、仮ゲートパターン６上のホトレジスト膜６は薄
くなり、同図（ｆ）のように平行平板型ドライエツチン
グによりＣＦ、ガスを用いて全面をエツチングし、酸化
膜の仮ゲートパターン６を露出させ、同図（ｇ）のよう
に残ったホトレジスト膜１２を剥離液で除去し、バッフ
ァド弗酸液により仮ゲートパターンの酸化膜６を除去し
てゲート開口１４を形成し、同図（ｈ）のようにゲート
開口１４にアルミニウムのゲート電極ｌおよび高濃度層
７α、７ｂ上にオーム性金属Ａｕ−Ｇｅ・棟のソース電
極２、ドレインを極３を形成してＭＥＳＦＥＴが完成す
る。
この製造方法の特徴は、高温の熱処理後にゲー（３戸
ト電極１を形成できるため、ゲート電極の選定に自由度
が大きいことである。
が大きいことである。
ところで、 ＦＥＴの相互コンダクタンス（ｇｌ）を大
きくするには、ゲート長を短かくしてソースとゲート電
極間の抵抗（ソース抵抗）を小さくする必要がある。し
かし、イオン注入により形成する高濃度層は、前述の従
来例のような通常のアニール条件では、８ Ｘ１０１７
ｃｒｆＬ−”以上に活性化することは難しい。そして、
ソース抵抗を下げようとして高濃度層を深く厚くすると
、ゲート下への注入不純物の横方向拡散や基板リーク電
流が大きくなるため、ドレイン電流の飽和性が悪くなり
相互コンダクタンスも低下する。
きくするには、ゲート長を短かくしてソースとゲート電
極間の抵抗（ソース抵抗）を小さくする必要がある。し
かし、イオン注入により形成する高濃度層は、前述の従
来例のような通常のアニール条件では、８ Ｘ１０１７
ｃｒｆＬ−”以上に活性化することは難しい。そして、
ソース抵抗を下げようとして高濃度層を深く厚くすると
、ゲート下への注入不純物の横方向拡散や基板リーク電
流が大きくなるため、ドレイン電流の飽和性が悪くなり
相互コンダクタンスも低下する。
本発明の目的は、ゲート長を短かくしてもドレイン電流
の飽和性や相互コンダクタンスが良好な電界効果トラン
ジスタを提供することにある。
の飽和性や相互コンダクタンスが良好な電界効果トラン
ジスタを提供することにある。
本発明は、半導体基板上に電界効果トランジスタ部とな
るチャネル層を形成する工程と、前記チー（４）・、。
るチャネル層を形成する工程と、前記チー（４）・、。
ャネル層上にゲート形状を決めるための仮ゲートパター
ンを形成する工程と、前記仮ゲートパターンの側面に側
壁を形成する工程と、前記チャネル層上にオーム性金属
を被着し前記仮ゲートパターン上部のオーム性金属を除
去する工程と、前記半導体基板の表面を被覆膜で覆い前
記仮ゲートパターン上部の被覆膜を除去し前記仮ゲート
パターンのみを選択的に除去してゲート開口を前記被覆
膜に設ける工程と、前記ゲート開口にゲート電極を形成
する工程とを有することを特徴とする電界効果トランジ
スタの製造方法である。
ンを形成する工程と、前記仮ゲートパターンの側面に側
壁を形成する工程と、前記チャネル層上にオーム性金属
を被着し前記仮ゲートパターン上部のオーム性金属を除
去する工程と、前記半導体基板の表面を被覆膜で覆い前
記仮ゲートパターン上部の被覆膜を除去し前記仮ゲート
パターンのみを選択的に除去してゲート開口を前記被覆
膜に設ける工程と、前記ゲート開口にゲート電極を形成
する工程とを有することを特徴とする電界効果トランジ
スタの製造方法である。
本発明の製造方法はオーム性電極金楓自身をゲート電極
に極めて接近させて設けることにより、イオン注入高濃
度層を用いることなく高性能な電界効果トランジスタを
製造できる方法であり、従ってイオン注入高濃度層を有
するＦＥＴの持つ問題点を解決することができる。
に極めて接近させて設けることにより、イオン注入高濃
度層を用いることなく高性能な電界効果トランジスタを
製造できる方法であり、従ってイオン注入高濃度層を有
するＦＥＴの持つ問題点を解決することができる。
（実施例１）
次に本発明の電界効果トランジスタの製造方法を図面を
用いて説明する。第１図（−〜（ｈ）は本発明の一実施
例を説明するための図であり、主要製造工程における電
界効果トランジスタの断面図である。
用いて説明する。第１図（−〜（ｈ）は本発明の一実施
例を説明するための図であり、主要製造工程における電
界効果トランジスタの断面図である。
まず、第１図（α）のように半絶縁性ＧａＡＩＩ基板４
上にイオン注入法又は分子線結晶成長法によりキャリア
＠度２ ＸＩＯ”ｃｒｎ−３＋厚さ約５０ｎｍのチャネ
ル層５を形成する。そして、ホトレジスト膜パターンを
マスクとして平行平板型ドライエツチングによりシリコ
ン酸化膜を加工し、高さ０．８μｍ、ゲート長帆３μｍ
の仮ゲートパターン６を形成する０次に第１図（ｂ）の
ように全面を厚さ０．１μｍのスパッタシリコン窒化膜
で覆ってＣＦ、ガスを用いた平行平板型ドライエツチン
グを行い、仮ゲートパターン６の側面に厚さ０．１μｍ
の側壁８を残す、第１図（ｃ）において、有機洗浄によ
りＧ（ＬＡ８表面を浄化した後、オーム性金Ｋ 紗Ｇｅ
・Ｎｉ ９を厚さ０．２μｍ蒸着し、ホトレジスト膜１
０を厚さ１．０μｍ塗布する。この時、仮ゲートパター
ン６上のホトレジスト膜１０ハ薄くなる。第１図（ｄ）
において、ｋガスを用いたイオンミリングにより、全面
をエツチングして仮ゲートバター／６上のオーム性金属
９を除去し、オーム性金属９α、９ｂと分離する。ここ
でイオンミリングは、半導体基板４を回転させながらに
入射角３０″で行う。この後、第１図（ｅ）のように残
ったホトレジスト膜１０を除去した後、水素中４３０℃
１分の熱処理を行い、オーム性金属Ａｕ−Ｇｅ−Ｎｉ９
α、９ｂをＧａＡｓのチャネル層５へ数十ｎｍ拡散させ
、これをオーム性電極とする。スパッタ窒化膜の側壁８
の側面に付着したオーム性金１１４９は、熱処理をした
時に軟化し表面張力でソース電極及びドレイン電極に吸
い寄せられて消失する。第１図（ｆ）において、反転膜
１１としてスパッタシリコン窒化膜を厚さ０．３μｍ全
面に設ける。この後、第１図（ｇ）のように従来技術と
同様にしてゲート開口１４を設ける。第１図（ｈ）にお
いて、ゲート開口１４にアルミニウムＭのゲート電極１
を設ける。そして、オーム性金属９α。
上にイオン注入法又は分子線結晶成長法によりキャリア
＠度２ ＸＩＯ”ｃｒｎ−３＋厚さ約５０ｎｍのチャネ
ル層５を形成する。そして、ホトレジスト膜パターンを
マスクとして平行平板型ドライエツチングによりシリコ
ン酸化膜を加工し、高さ０．８μｍ、ゲート長帆３μｍ
の仮ゲートパターン６を形成する０次に第１図（ｂ）の
ように全面を厚さ０．１μｍのスパッタシリコン窒化膜
で覆ってＣＦ、ガスを用いた平行平板型ドライエツチン
グを行い、仮ゲートパターン６の側面に厚さ０．１μｍ
の側壁８を残す、第１図（ｃ）において、有機洗浄によ
りＧ（ＬＡ８表面を浄化した後、オーム性金Ｋ 紗Ｇｅ
・Ｎｉ ９を厚さ０．２μｍ蒸着し、ホトレジスト膜１
０を厚さ１．０μｍ塗布する。この時、仮ゲートパター
ン６上のホトレジスト膜１０ハ薄くなる。第１図（ｄ）
において、ｋガスを用いたイオンミリングにより、全面
をエツチングして仮ゲートバター／６上のオーム性金属
９を除去し、オーム性金属９α、９ｂと分離する。ここ
でイオンミリングは、半導体基板４を回転させながらに
入射角３０″で行う。この後、第１図（ｅ）のように残
ったホトレジスト膜１０を除去した後、水素中４３０℃
１分の熱処理を行い、オーム性金属Ａｕ−Ｇｅ−Ｎｉ９
α、９ｂをＧａＡｓのチャネル層５へ数十ｎｍ拡散させ
、これをオーム性電極とする。スパッタ窒化膜の側壁８
の側面に付着したオーム性金１１４９は、熱処理をした
時に軟化し表面張力でソース電極及びドレイン電極に吸
い寄せられて消失する。第１図（ｆ）において、反転膜
１１としてスパッタシリコン窒化膜を厚さ０．３μｍ全
面に設ける。この後、第１図（ｇ）のように従来技術と
同様にしてゲート開口１４を設ける。第１図（ｈ）にお
いて、ゲート開口１４にアルミニウムＭのゲート電極１
を設ける。そして、オーム性金属９α。
％上のスパッタ窒化膜１１を除去し、ソース電極２とド
レイン電極３としてＭＥＳＦＥＴを完成する。
レイン電極３としてＭＥＳＦＥＴを完成する。
この実施例により得られたＦＥＴ特性としては、ゲート
しきい電圧Ｖ、＝−１．ＯＶＩ標準偏差５０ｍＶ）にお
いて、ゲート電圧Ｏｖにおける相互コンダクタンスｇｒ
ｒＬ＝ ３６軸母−、ソース抵抗ｇｓ＝ｏ、６Ω”１ｍ
ｌ、ゲート逆耐圧−ＢＶＧ＝７Ｖであった。また、ドレ
イン電流の飽和性を示すドレイン帰還率ｒ＝−δｖＴ／
δＶＤ＝０ 、０３であった。
しきい電圧Ｖ、＝−１．ＯＶＩ標準偏差５０ｍＶ）にお
いて、ゲート電圧Ｏｖにおける相互コンダクタンスｇｒ
ｒＬ＝ ３６軸母−、ソース抵抗ｇｓ＝ｏ、６Ω”１ｍ
ｌ、ゲート逆耐圧−ＢＶＧ＝７Ｖであった。また、ドレ
イン電流の飽和性を示すドレイン帰還率ｒ＝−δｖＴ／
δＶＤ＝０ 、０３であった。
従来方法においてイオン注入で高濃度層を形成し、ゲー
ト長が０．３μｍの場合は、ｖＴ＝−ｉ、ｏ ｖにおい
て、標準偏差１３０ｍＶ、 ｇ、＝２３０ｍＶ、 ＲＢ
＝０．７０”ｌｌｂ −Ｂ％＝４ｖ、γ＝０．１２であ
った。
ト長が０．３μｍの場合は、ｖＴ＝−ｉ、ｏ ｖにおい
て、標準偏差１３０ｍＶ、 ｇ、＝２３０ｍＶ、 ＲＢ
＝０．７０”ｌｌｂ −Ｂ％＝４ｖ、γ＝０．１２であ
った。
このように本方法では、ゲートしきい電圧の標準偏差、
ソース抵抗島、ドレイン帰還率γが小さくなり、相互コ
ンダクタンス吐、ゲート逆耐圧−ＨＶ、が向上している
ことが分かる。
ソース抵抗島、ドレイン帰還率γが小さくなり、相互コ
ンダクタンス吐、ゲート逆耐圧−ＨＶ、が向上している
ことが分かる。
（実施例２）
これまでの説明は主にＭＥＳＦＥＴによっていたがこれ
に限ったことはない０次に二次元電子ガス屋電界効果ト
ランジスタに適用した例について説明する。第２図（ω
〜（ｃ）はこの車装製造工程の断面図である。
に限ったことはない０次に二次元電子ガス屋電界効果ト
ランジスタに適用した例について説明する。第２図（ω
〜（ｃ）はこの車装製造工程の断面図である。
まず、第２図（α）のように半絶縁性ＧａＡｓ基板４上
に分子線結晶成長法によりアンドープＧａＡｓ層（チャ
ネル層）２１を厚さ１．０μｍ成長し、続けて１．５Ｘ
１０ ”ｃｍ−”のＳｔがドープされ７’ＣＧ姑ハｓ電
子供給層２２を厚さ４０ｎｍ成長する。次いで第２図（
ｂ）のように実施例１と同様にして高さ０．８μｍ、ゲ
ート長０．３μｍの仮ゲートパターン６形成し、ＣＦ４
ガスを用いた平行平板型ドライエツチングをおこない厚
さ０．１μｍＬ：Ｄ窒化膜の側壁８を設ける。この後、
ＣＣｌ４ガスを用いた平行平板凰ドライエツチングによ
りＧａＡ／Ａｓ ＃ ２２を２０ｎｍ掘込む。第２図（
ｃ）のように有機洗浄により半導体表面を浄化した後、
実施例１と同様にしてオーム性金属９ａ ＊ ９ ｂを
設け、４５０℃１分の熱処理をしてオーム性金［９ａ、
９ｂをアンドープ層２１中へ拡散させ、ソース電極２、
ドレイン電極３とすることができる。この後、実施例１
と同様にしてアルミニウムのゲート電極を設け、電界効
果トランジスタとすることができる。
に分子線結晶成長法によりアンドープＧａＡｓ層（チャ
ネル層）２１を厚さ１．０μｍ成長し、続けて１．５Ｘ
１０ ”ｃｍ−”のＳｔがドープされ７’ＣＧ姑ハｓ電
子供給層２２を厚さ４０ｎｍ成長する。次いで第２図（
ｂ）のように実施例１と同様にして高さ０．８μｍ、ゲ
ート長０．３μｍの仮ゲートパターン６形成し、ＣＦ４
ガスを用いた平行平板型ドライエツチングをおこない厚
さ０．１μｍＬ：Ｄ窒化膜の側壁８を設ける。この後、
ＣＣｌ４ガスを用いた平行平板凰ドライエツチングによ
りＧａＡ／Ａｓ ＃ ２２を２０ｎｍ掘込む。第２図（
ｃ）のように有機洗浄により半導体表面を浄化した後、
実施例１と同様にしてオーム性金属９ａ ＊ ９ ｂを
設け、４５０℃１分の熱処理をしてオーム性金［９ａ、
９ｂをアンドープ層２１中へ拡散させ、ソース電極２、
ドレイン電極３とすることができる。この後、実施例１
と同様にしてアルミニウムのゲート電極を設け、電界効
果トランジスタとすることができる。
本実施例ではＧａＡＪＡｓ電子供給層２２によりアンド
ープＧａＡ１層２１の内側にキャリアが発生しチャネル
が形成されるため、二次元電子ガス型電界効果トランジ
スタではアンドープＧ ａＡ ｓ層２１がチャネル層と
なる。
ープＧａＡ１層２１の内側にキャリアが発生しチャネル
が形成されるため、二次元電子ガス型電界効果トランジ
スタではアンドープＧ ａＡ ｓ層２１がチャネル層と
なる。
本実施例により得られたＦＥＴ特性は、ゲートしきい電
圧ｖＴ＝−０，５Ｖにおいて、最大相互コンダクタンス
ｇ、＝４５０ｍＳ／ ｍ、ソース抵抗３ｓ＝０．７Ω”
Ｋｌと良好な値であった。
圧ｖＴ＝−０，５Ｖにおいて、最大相互コンダクタンス
ｇ、＝４５０ｍＳ／ ｍ、ソース抵抗３ｓ＝０．７Ω”
Ｋｌと良好な値であった。
以上のように本発明の製造方法によれば、オーム性電極
をゲート電極に接近させて設けることにより、イオン注
入高＃度層の場合の横方向拡散や基板リークが少なくな
り、ドレイン電流の飽和性やゲートしきい電圧のばらつ
きが改善される。そして、オーム性電極は金属によりソ
ース抵抗を下げて相互コンダクタンスを増大させること
ができる。
をゲート電極に接近させて設けることにより、イオン注
入高＃度層の場合の横方向拡散や基板リークが少なくな
り、ドレイン電流の飽和性やゲートしきい電圧のばらつ
きが改善される。そして、オーム性電極は金属によりソ
ース抵抗を下げて相互コンダクタンスを増大させること
ができる。
また、本製造方法では、ゲート電極を後で形成するため
、ゲート電極にも抵抗率の低い材料を厚く用いてゲート
抵抗を下けることなどもできる効果をあわせて有する。
、ゲート電極にも抵抗率の低い材料を厚く用いてゲート
抵抗を下けることなどもできる効果をあわせて有する。
第１図（α）〜（ｈ）は本発明の電界効果トランジスタ
の製造方法の第１の実施例を工程順に示す断面図、第２
図（α）〜（ｃ）は第２の実施例を工程順に示す断面図
、第３図（α）〜（ｈ）は従来の製造方法を工程順に示
す断面図である。 １・・・ゲート電極、２・・・ソース電極、３・・・ド
レイン電極、４・・・半導体基板、５・・・チャネル層
、６・・・仮ゲートパターン、７α、７ｂ・・・高濃度
導電層、８・・・側壁、９，９α、９ｂ・・・オーム性
金稿、１１・・・反転膜、１０．１２・・・レジスト膜
、１３・・・反転パターン、１４・・・ゲート開口 特許出願人 日本電気株式会社 （ｂ） （Ｃ） （ｄ） 第１図 （ｅ） （チ） 第１図 （ｂ） （Ｃ） 第２図 （ｂ） （Ｃ） （ｄ） （ｅ） （ｆ） （？Ｌ）
の製造方法の第１の実施例を工程順に示す断面図、第２
図（α）〜（ｃ）は第２の実施例を工程順に示す断面図
、第３図（α）〜（ｈ）は従来の製造方法を工程順に示
す断面図である。 １・・・ゲート電極、２・・・ソース電極、３・・・ド
レイン電極、４・・・半導体基板、５・・・チャネル層
、６・・・仮ゲートパターン、７α、７ｂ・・・高濃度
導電層、８・・・側壁、９，９α、９ｂ・・・オーム性
金稿、１１・・・反転膜、１０．１２・・・レジスト膜
、１３・・・反転パターン、１４・・・ゲート開口 特許出願人 日本電気株式会社 （ｂ） （Ｃ） （ｄ） 第１図 （ｅ） （チ） 第１図 （ｂ） （Ｃ） 第２図 （ｂ） （Ｃ） （ｄ） （ｅ） （ｆ） （？Ｌ）
Claims (1)
- （１）半導体基板上に電界効果トランジスタ部となるチ
ャネル層を形成する工程と、前記チャネル層上にゲート
形状を決めるための仮ゲートパターンを形成する工程と
、前記仮ゲートパターンの側面に側壁を形成する工程と
、前記チャネル層上にオーム性金属を被着し前記仮ゲー
トパターン上部のオーム性金属を除去する工程と、前記
半導体基板の表面を被覆膜で覆い前記仮ゲートパターン
上部の被覆膜を除去し前記仮ゲートパターンのみを選択
的に除去してゲート開口を前記被覆膜に設ける工程と、
前記ゲート開口にゲート電極を形成する工程とを有する
ことを特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118586A JPS62188379A (ja) | 1986-02-14 | 1986-02-14 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118586A JPS62188379A (ja) | 1986-02-14 | 1986-02-14 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62188379A true JPS62188379A (ja) | 1987-08-17 |
Family
ID=12324381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3118586A Pending JPS62188379A (ja) | 1986-02-14 | 1986-02-14 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62188379A (ja) |
-
1986
- 1986-02-14 JP JP3118586A patent/JPS62188379A/ja active Pending
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