JPH02159734A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果トランジスタの製造方法に関するもの
で、特にショットキーゲート型電界効果トランジスタ（
ＭＥＳＦＥＴ）の製造に使用される。

〔従来の技術〕

ＭＥＳＦＥＴにおいては、ドレイン側のｎ＋層とゲート
電極との間隔を、ソース側のｎ　層とゲート電極との間
隔よりも広くし、これによって直列抵抗値を小さい値に
保持したままでドレイン耐圧を高くすることにより、ド
レインコンダクタンスを低くしたものが考えられている
。かがる非対称構造のＭＥ　Ｓ　Ｆ　ＥＴの製造方法と
して、例えば多層構造のダミーゲートを用いたものや、
非対称の逆側壁を用いものが既に公知となっている。特
開昭６１−１９４７８１号公報に記載された製造方法は
前者の１例であり、特開昭６２−７２１．７６号公報に
記載された製造方法は後者の１例である。

〔発明が解決しようとする課題〕

しかしながら前述の方法では、例えば非対称ダミーゲー
ト構造の製法が複雑であり、あるいは側壁の形成の再現
性が悪い等の解決すべき課題があった。

〔課題を解決するための手段〕

本発明に係る電界効果トランジスタの製造方法は、あら
かしめ動作層が形成された半導体基板上にレジスト膜お
よび絶縁膜を順次に積層し、下層のレジスト膜のパター
ン幅よりも上層の絶縁膜のパターン幅が大きくなった断
面略Ｔ字型の２層構造パターンを形成する第１の工程と
、２層構造パターンをマスクとして不純物を高濃度に注
入し、半導体基板にソースおよびドレイン領域を形成す
る第２の工程と、高融点金属からなるゲート電極材料膜
を例えばスパッタ法で形成する第３の工程と、２層構造
パターンをマスクとしてドレイン領域側の斜め上方向か
らゲート電極材料膜を例えば反応性イオンエツチング法
で除去し、次いてほぼ直上方向からゲート電極材料膜を
例えば反応性イオンエツチング法で除去する第４の工程
と、２層構造パターンを除去する第５の工程とを備える
ことを特徴とする。

〔作用〕

本発明によれば、断面略Ｔ字型の対称２層構造パターン
をマスクとしてソースおよびドレイン領域が形成され、
この２層構造パターンのソース領域側のアンダーカット
部にのみゲート電極が形成される。従って、ソース領域
側に偏位したゲート電極を実現できる。

〔実施例〕

以下、添付図面を参照して本発明の詳細な説明する。

第１図は実施例の製造工程を示す断面図である。

まず、例えばＧａＡ’ｓからなる半導体基板１を用意し
、スピンコード法等でフォトレジスト膜１１を形成して
フォトリソグラフィによりパターニングする。そして、
このパターニングされたフォトレジスト膜１１を介して
ｎ型不純物をイオン注入し、ｎ型の動作層２を形成する
（第１図（ａ）図示）。

次に、フォトレジスト膜１１をアセトン浸漬あるいはア
ッシングにより除去し、再びスピンコード法でフォトレ
ジスト膜１２を形成し、その上にＣＶＤ法あるいはスパ
ッタ法等により絶縁膜２１を形成する。更に、絶縁膜２
１の上にスピンコト法で別のフォトレジスト膜１３を形
成し、このフォトレジスト膜１３をフォトリングラフィ
てパターニングする。これにより、ＭＥＳＦＥＴのソー
スおよびドレイン領域に開孔を有するフォトレジスト膜
１３のパターンか得られる（第１図（ｂ）図示）。

次に、フォトレジスト膜１３をマスクとし絶縁膜２１を
反応性イオンエツチング（ＲＩ　Ｅ）法等により除去し
、ソースおよびドレイン領域のフォトレジスト膜１２を
露出させる。しかる後、ＲＩＥ法の条件を変えてフォト
レジスト膜１２およびフォトレジスト膜１３をエツチン
グする。このとき、フォトレジスト膜１２については絶
縁膜２１に対して一定範囲でアンダーカットされるよう
にする。これにより、左右対称の断面略Ｔ字型の２層構
造パターン３０を得ることができる（第１図（ｃ）図示
）。

次に、この２層構造パターン３０をマスクとして、ｎ型
不純物を高濃度にイオン注入し、ソース領域３およびド
レイン領域４を形成する。このとき、ソース領域３とド
レイン領域４の間隔は、２層構造パターン３０をなす絶
縁膜２１のパターン幅と略一致している（第１図（ｄ）
図示）。

次に、スパッタ法により高融点金属からなるゲ−ト電極
材料膜４］を堆積する。ここで、スパッタ法はいわゆる
「付き回り」が良いので、２層構造パターン３０のアン
ダーカット部にもケート電極材料膜４〕が堆積される（
第１図（ｅ）図示）。

この状態で、ＲＩＥ法を用いてゲート電極材料膜４１を
選択的に除去する。ここで、ＲＩＥは第１図（ｆ）、（
ｇ）に示す２段階に別けて行なう。

まず、第１図（ｆ）に矢印で示すように、半導体基板］
のドレイン領域４側の斜め上方向から行なう。このよう
にすると、ＲＩＥ法によるエツチングは指向性が強いの
で、２層構造パターン３０のソース領域３側のアンダー
カット部にはゲート電極材料膜４１が残されることにな
る（第１図（ｆ）図示）。しかる後、半導体基板１の直
上方向からＲＩＥを行なうと、チャネル領域のソース領
域３側にゲート電極材料膜４１か残る（第１図（ｇ）図
示）。

次に、フォトレジスト膜１２および絶縁膜２１を除去す
ると、第１図（ｈ）のようにソース領域３に偏位したゲ
ート電極材料膜４１を実現できる。

なお、ドレイン領域４の反対側にもゲート電極材料膜４
１が残ることになる（図中に点線４１′で示す）か、特
性上は何ら影響のないものである。

最後に、Ａ　ｓ　Ｈａ等の零四気中で８００℃のアニル
を行なってイオン注入領域を活性化し、リフトオフ法を
用いてソース領域３およびドレイン領域４にオーミック
接触する電極５を形成すると、自己整合プロセスによる
第１図（ｉ）のＭＥＳＦＥＴか得られる。

なお、上記実施例の方法に従うと、ゲート電極とソース
領域の間両が零になる。この間に適当なオフセットが必
要な場合には、例えば第１図（ｇ）の工程において、ゲ
ート電極材料膜をＲＩＥ法でエツチングする際に、所定
量だけアンダーカットすればよい。この場合には、第１
図（Ｃ）の工程におけるレジスト膜のアンダーカットを
、上記オフセット量たけ余分にとればよい。

本発明については、種々の変形か可能である。

例えば、ケート電極材料膜の被着はスパッタ法に限らす
、ｒ　（＝Ｉき回り」のよい形成方法であればいがなる
ものでもよい。また、第１図（ｆ）、Ｃｇ）におけるＲ
ＩＥ法は、指向性の良い各種のエツチング法、ミリング
法に変更できる。

〔発明の効果〕

以上、詳細に説明した通り本発明では、断面略Ｔ字型の
対称２層構造パターンをマスクとしてソースおよびドレ
イン領域が形成され、この２層構造パターンのソース領
域側のアンダーカット部にのみゲート電極が形成される
。従って、ソース領域側に偏位したゲート電極を有し、
ドレイン耐圧を高くしたＦＥＴを簡単に実現できる効果
がある。

【図面の簡単な説明】

第１図は、本発明の実施例を示す製造工程別の素子断面
図である。 ］・・・半導体基板、２・・・動作層、３・・・ソース
領域、４・・・ドレイン領域、５・・・電極、１１．１
２．１３・・フォトレジスト膜、２１・・・絶縁膜、３
０・・・２層構造パターン、４１・・・ゲート電極材料
膜。 ″　　Ｎ へ。

Claims (1)

1. 【特許請求の範囲】 １、あらかじめ動作層が形成された半導体基板上にレジ
   スト膜および絶縁膜を順次に積層し、下層の前記レジス
   ト膜のパターン幅よりも上層の前記絶縁膜のパターン幅
   が大きくなった断面略Ｔ字型の２層構造パターンを形成
   する第１の工程と、前記２層構造パターンをマスクとし
   て不純物を高濃度に注入し、前記半導体基板にソースお
   よびドレイン領域を形成する第２の工程と、 高融点金属からなるゲート電極材料膜を形成する第３の
   工程と、 前記２層構造パターンをマスクとして前記ドレイン領域
   側の斜め上方向から前記ゲート電極材料膜を選択的に除
   去し、次いでほぼ直上方向から前記ゲート電極材料膜を
   除去する第４の工程と、前記２層構造パターンを除去す
   る第５の工程とを備えることを特徴とする電界効果トラ
   ンジタスの製造方法。 ２、前記第３の工程は、スパッタ法で前記ゲート電極材
   料膜を形成し、前記第４の工程は、反応性イオンエッチ
   ングで前記ゲート電極材料膜を除去する工程である請求
   項１記載の電界効果トランジスタの製造方法。