JPH02271538A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH02271538A
JPH02271538A JP1093579A JP9357989A JPH02271538A JP H02271538 A JPH02271538 A JP H02271538A JP 1093579 A JP1093579 A JP 1093579A JP 9357989 A JP9357989 A JP 9357989A JP H02271538 A JPH02271538 A JP H02271538A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法に関し、特に高融点ゲ
ートセルファラインゲートＧａＡｓ電界効果トランジス
タの製造方法において、特に微細ゲートの形成方法及び
オフセットゲートの形成方法に関するものである。
〔従来の技術〕
第５図（ａｌ〜（ｄｌは従来の半導体装置の製造方法を
説明するための図で、各主要工程における断面側面図を
示すものである０図において、１は半絶縁性ＧａＡｓ基
板、２は活性層、４は高融点金属、４゛は高融点金属４
からなるゲート電極、５はｎ１拡散層、６はソース電極
、７はドレイン電極、１１はホトレジストである。
次に製造方法について説明する。
まず、第５図（ａｌに示すように、半絶縁性ＧａＡＳ基
板１上の所望の位置にイオン注入により活性層２を形成
する。
次に第５図（ｂ）に示すように、半絶縁性ＧａＡｓ基板
ｌ上全面にスパッタや蒸着等の方法で、高融点金属、例
えばタングステンシリサイド（ＷＳｉｘ）４を被着させ
、ゲートとなる部分をホトレジスト１１によりパターニ
ングする。
次に第５図（Ｃ）に示すように、ホトレジスト１１をマ
スクにＷＳｉｘ４を反応性イオンエツチングにより加工
する。
次に、第５図ｆｄ）に示すように、加工したＷＳｉｘ４
　＋をマスクとしてイオン注入し、アニールにより高濃
度ドーピング層（以下ｎ°層と称す）５を形成し、さら
にドレイン電極６．ソース電極７を形成する。
〔発明が解決しようとする課題〕
従来の半導体装置の製造方法は以上のように構成されて
いるので、ゲート電極４″を形成するためにはホトレジ
ストによるパターニングをしなければならず、微細ゲー
ト形成技術は写真製版技術のアライメント技術の精度で
決定される。−船釣にこのようなアライメント技術の精
度は±０．　５μｍ程度であり、このため、しきい値電
圧をある一定の電圧に決め、その値に基づいてゲート長
を予め決定しておいたとしても、設計値どおりのゲート
長を形成することは極めて困難である。特に、ゲート長
が１μｍ以下では、ゲート長が微妙に設計値からずれる
と、しきい値が大きくマイナスあるいはプラスの方向に
変化してしまい、マイナスの方向にずれた場合にはショ
ートチャネル効果を引き起こしてしまうという問題があ
る。
又、ＷＳ　ｌ　ｘ　４’　をマスクにイオン注入するた
めソース電極７下のｎ３層５とゲート電極４″　は隣接
しており、ソース抵抗は低くなり、電界効果トランジス
タの利得等の性能には有利であるが、一方でドレイン電
極６下のｎ゛層５ゲート電極４′　も隣接しており、ゲ
ート・ドレイン耐圧が低くなり、高出力アナログＩＣへ
の適用が困難であるなどの問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、写真製版技術を必要とせず、微細な高融点金
属ゲートを形成することができ、さらには、ソース抵抗
を低く保持したまま、ゲート・ドレイン間耐圧を高くで
きる高融点金属セルファラインゲート型の電界効果トラ
ンジスタを形成する半導体装置の製造方法を提供するこ
とを目的とする。
〔課題を解決するための手段〕
この発明に係る第１の半導体装置の製造方法は、活性層
上に絶縁膜を被着して加工した後、高融点金属を半導体
基板全面に被着し、この高融点金属を絶縁膜の側壁に残
るように加工してこの部分をゲート電極とし、絶縁膜と
高融点金属をマスクとしてイオン注入により高濃度ドー
ピング層を形成し、絶縁膜を除去した後、高融点金属を
マスクとしてイオン注入して中間濃度ドーピング層を形
成し、高濃度ドーピング層上にソース電極を形成すると
ともに、中間濃度ドーピング層上にドレイン電極を形成
するようにしたものである。
また、この発明に係る第２の半導体装置の製造方法は、
前記の第１の製造方法において、高融点金属を絶縁膜の
側壁に残るように加工した後、この第１の絶縁膜と高融
点金属をマスクとしてイオン注入により中間濃度ドーピ
ング層を形成し、第２の絶縁膜を半導体基板全面に被着
して高融点金属の側壁に残るように加工し、第１の絶縁
膜を除去した後、高融点金属とその側壁に残した第２の
絶縁膜をマスクとしてイオン注入により高濃度ドーピン
グ層を形成し、中間濃度ドーピング層形成側にドレイン
電極、その反対側にソース電極を形成するようにしたも
のである。
また、この発明に係る第３の半導体装置の製造方法は、
前記第１の製造方法において、高融点金属を絶縁膜の側
壁に残るように加工した後、絶縁膜を除去し、ゲート電
極となる高融点金属をマスクとしてイオン注入により中
間濃度ドーピング層を形成し、その後、第２の絶縁膜を
半導体基板全面に被着してゲート電極の両側壁に非対称
な形状を有するマスクを形成し、そのマスクを利用して
イオン注入により高濃度ドーピング層を形成し、幅の広
い中間濃度ドーピング層形成側にドレイン電極を、その
反対側にソース電極を形成するようにしたものである。
また、この発明に係る第４の半導体装置の製造方法は、
前記第３の製造方法において、第２の絶縁膜を半導体基
板全面に被着した後、該第２の絶縁膜を高融点金属の両
側壁に左右非対称な形状に残すように加工し、この両側
壁に残した第２の絶縁膜と高融点金属をマスクとしてイ
オン注入により高濃度ドーピング層を形成し、その後幅
の広い中間濃度ドーピング層形成側にドレイン電極を、
その反対側にソース電極を形成するようにしたものであ
る。
〔作用〕
この発明の第１の半導体装置の製造方法では、絶縁膜の
側壁に残った高融点金属をゲート電極としたため、写真
製版技術の精度で制限されることなく、微細な高融点金
属ゲートを形成することができる。また、ソース電極下
を注入濃度の高いドーピング層、ドレイン電橋下をソー
ス電橋下よりも注入濃度の少ないドーピング層としたの
で、ゲート・ドレイ・ン耐圧が向上するとともにソース
抵抗が低減できる。
また、この発明の第２．第３．第４の半導体装置の製造
方法においても、上記第１の製造方法と同様に絶縁膜の
側壁に残った高融点金属をゲート電極としたため、写真
製版技術の精度で制限されることなく、微細な高融点金
属ゲートを形成することができる。また、ゲート電極と
ソース電極下の高濃度ドーピング層の距離を従来どおり
保持するか、あるいは両者間に中間濃度ドーピング層を
介在させて微小の間隔を設け、一方、ゲート電極とドレ
イン電橋下の高濃度ドーピング層との間は中間濃度ドー
ピング層を介在させて距離を長くするようにできるため
、ソース抵抗を低く保ったままゲート・ドレイン耐圧を
向上することが可能となる。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第１図（ａｌ〜（幻は請求項１記載の発明による半導体
装置の製造方法の一実施例による各主要工程における断
面側面図を示しており、図において、１は半絶縁性Ｇａ
Ａｓ基板、２は活性層、３は５１０８よりなる絶縁膜、
４はタングステンシリサイド等の高融点金属、４°は高
融点金属４からなるゲート電極、５は高濃度ドーピング
層（以下、ｎ。
層と称す）、６はソース電極、７はドレイン電極、８は
中間濃度ドーピング層（以下、ｎ′層と称す）である。
次に製造方法について説明する。
まず、第１図（ａ）に示すように、半絶縁性ＧａＡＳ基
板１にＳｌイオンを５　ＱＫｅＶ　、　１．５　Ｘ　１
０”個／ｃｍ”の条件でイオン注入して層厚６００人の
活性層２を形成し、３０００人程度ＯｓｌＯ！膜３を基
板全面に形成し、その後第１図（ｂ）に示すように、Ｃ
ＨＦ　１とＯＸガスを用いたＲＩＢにより５ｉｌｌ膜３
をパターニングする。
次に第１図（Ｃ１に示すように、スパッタリングやＷ　
Ｆ　＆とＳ　Ｉ　Ｈ４の混合ガスを用いたＣＶＤ法によ
り半絶縁性ＧａＡｓ基板１全面にタングステンシリサイ
ド（以下ＷＳｌｘと称す）４を３０００人程度被着させ
る。
さらに第１図（ｄ）に示すように、反応性イオンエツチ
ングによりＷＳｉｘ４をｓｔｏｗ膜３の側壁にのみ残る
ようにＣＦ、と０２の混合ガスを用いて異方性エツチン
グする。この場合、ＷＳｉｘ４の幅、即ちゲート長はそ
の上限が〜０．２μｍ程度となるようにする。また、こ
のゲート長はＷＳｉｘ４の膜厚により制御可能である。
次に第１図（ｅ）に示すように、Ｓｉｎ、膜３とＷＳｉ
ｘ４°をマスクとしてＳｉイオンを１×ｌＯ１″個／ｃ
ｍ”濃度で注入することにより層！１０００人の高濃度
ドーピング層（ｎ″層）５を形成する。
さらに第１図（ｆ）に示すようにさらに、ＨＦ：Ｈ２０
が１：３０のフッ酸水溶液を用いてＳｉｎｇ膜３を除去
した後、ゲート電極４″をマスクとしてＳｉイオンを７
Ｘ１０”個／ｃｌｌ！の濃度に注入することにより層！
８００人の中間濃度ドーピング層（ｎ’層）８を形成す
る。この場合、Ｓｉイオンはｎ゛層５領域にもイオン注
入されるが、ｎ゛層５濃度はｎ′層８の濃度に比べ、十
分大きいので問題とはならない。
さらに、第１図（ｇｌに示すように、８００℃で約４５
分アニールをした後、Ａ　ｕ　Ｇ−ｅ　／Ｎ　ｉ　／Ａ
　ｕを蒸着リフトオフ法で被着させることによりｎ゛層
層上上ソース電極６．ｎ゛層層上上ドレイン電極７をそ
れぞれ形成することにより微細ゲートを有する電界効果
トランジスタを形成することができる。
このような本製造方法においては、ドレイン電極７例の
注入濃度をソース電極６側よりも低（し、しかもド”レ
イン側の注入層ｎ″層８の層厚をソース側の注入層ｎ゛
層８の層厚よりも薄く形成したので、ソース抵抗を低く
保持したままゲート・ドレイン耐圧を上げることができ
る。また、エツチングにより絶縁膜３の側壁に残った高
融点金属をゲート電極としたため、写真製版技術の精度
で制限されることなり、微細な高融点金属ゲートを形成
することができる。
また、第２図（ａ）〜（１３）は請求項２記載の発明の
一実施例による各主要工程における断面側面図を示した
ものである。
まず、第１図（ｄ）において、ＳｉＯ□膜３とＷＳｉｘ
４°をマスクにＳｉイオンを７Ｘ１０”個／ｃｍ”の濃
度に注入することによりｎ′層８を形成し、さらに半絶
縁性ＧａＡｓ基板１全面にＣＶＤ法によりＳｉ３Ｎ４膜
９を被着させることで、第２図（ａ）に至る。
さらに、第２図（ｂ）に示すように、Ｓｉ、Ｎ４膜９を
反応性イオンエツチングによりＷＳ　ｌ　ｘ　４’の片
側のみに残るように異方性エツチングする。
次に第２図（Ｃ）に示すようにＨＦ：ＨＩＯが１：３０
のフッ酸水溶液を用いてＳｔＯ，膜３を除去する。この
場合、５ｌｓＮｎ膜９のフン酸水溶液に対するエツチン
グレートはＳｔｏｗ膜３に比べ、１／１０以下と小さく
、はとんどエツチングされない。
さらに第２図（ｄ）に示すように、ＷＳｉｘ４°　とＳ
ｔ、Ｎ４膜９をマスクとしてＳｌイオンを１×１０１３
個／ｃｓ”の濃度で注入することによりｎ０層５を形成
する。
そして、第２図（ａ）に示すように８００℃で約４５分
アニールをした後、Ｓｉ、Ｎ、膜９を除去し、ＡｕＧｅ
／Ｎｉ／Ａｕを蒸着リフトオフ法で被着させることによ
りｎ°層８を形成した側のｎ＋層層上上ドレイン電極を
形成するとともにその反対側のｎ＋層層上上ソース電極
６を形成し、電界効果トランジスタを完成する。
このような本製造方法においても上記第１の製造方法と
同様に、絶縁膜の側壁に残った高融点金属４°をゲート
電極としたため、ゲート電極が写真製版技術の精度で制
限されることなく、微細な高融点金属ゲートを形成する
ことができる。また、ソース電極６下のｎ０層５とゲー
ト電極４゛は近接させ、ドレイン電極７下のｎ“層５と
ゲート電極４°はその間にｎ“層８を介在させて距離を
長くして形成しているので、ソース抵抗を低減できると
ともに、ゲート・ドレイン耐圧を上げることが可能とな
る。
また、第３図（ａ）〜（Ｃ１は請求項３記載の半導体装
置の製造方法の一実施例による各主要工程における断面
側面図を示したものである。
まず、第１図（ｄ）において、ＨＦ：ＨｔＯが１：３０
のフッ酸水溶液を用いてＳｉＯ□膜３を除去した後、Ｗ
Ｓｉｘ４°をマスクにＳｌイオンを７×１０１″個／Ｃ
■８の濃度で注入してｎ′層８を形成することにより第
３図（ａ）に至る。
さらに、第３図中）に示すように、半絶縁性ＧａＡ３基
板１全面にｓｔｏｗ膜１０を２０００人程度被着させる
。この場合、ＷＳｉｘ４’　の形状が図に示すように左
右非対称なため、ＷＳｉｘ４゜側壁に被着するＳｉｎ、
膜ＩＯの膜厚もＷＳｔ。
４°の垂直な側壁の側で１０００人程度１曲率を持った
側壁の側では２０００人程度１左右非対称な形状になる
。よってその後の工程でＳＩＯ，膜１０を被着させたま
ま、ＳｌイオンをｌＸｌ０１３個／ｃｍ”の濃度で注入
してｎ゛層５形成すると、ｎ＋層５とＷＳｉｘ４’　の
距離も左右非対称となる。また、この場合ｎ９層５とＷ
Ｓｉｘ４°の距離はＳｉｎ、膜１０の膜厚によって制御
できる。
そしてアニール後、Ｓ１０．膜１０を除去し、Ａ　ｕ　
Ｇ　ｅ　／　Ｎ　ｉ　／　Ａ　ｕを蒸着リフトオフ法で
被着させることにより幅の広いｎ′層８が形成された側
のｎ°層層上上ドレイン電極７を、また、その反対側の
ｎ３層８上にソース電極６を形成する。
このような本製造方法においても、上記第１及び第２の
製造方法による効果と同様に、ゲート電極の微細化を図
ることができるとともに、ソース抵抗を低く保持したま
ま、ゲート・ドレイン耐圧の高い電界効果トランジスタ
を得ることができる。
また、さらにはゲート電極４“とソース電極６下のｎ゛
層５間に、ゲート電極４°とドレイン電極７下のｎ＋層
５との間に設けたｎ゛層８りも幅の狭いｎ”層８を介在
させて微小間隔を設けた構造にしたので、ゲート電極と
ソース電極下のｎ０層との間で生じるリークを防止でき
、さらに高性能な電界効果トランジスタを得ることがで
きる。
また、第４図（ａ）〜（０）は請求項４記載の半導体装
置の製造方法の一実施例による各主要工程における断面
側面図を示したものである。
まず、第３図（ａ）において、Ｓｉｎ、膜１０を半絶縁
性ＧａＡｓ基板１全面に被着することで第４図（ａ）に
至る。
さらにＣＨＦ５とＯｔの混合ガスを用いた反応性イオン
エツチングにより５ｔＯｔ膜１ｏをＷＳｉｘ４°の両側
に残るように異方性エツチングする。このとき、ＷＳｉ
ｘ４°の形状が左右非対称なため、ＷＳｉ、４′の両側
に残るＳ　ｉ　Ｏｚ膜１０°の膜厚も左右非対称となり
、ＷＳｉｘ４°の垂直な側壁側で１０００人程度１曲率
を持った側壁側では２０００人程度０ｓｔｏｚｌｌｌｌ
Ｏ’が形成される。
さらに第４図中）に示すようにＷＳｉｘ４°、その両側
壁に形成したＳｌＯ□膜１０°をマスクとしてＳｔイオ
ンを１×１０１３個／Ｃ■冨の濃度で注入することによ
りｎ０層５を形成する。この場合、ｎ′層５とＷＳｉｘ
４°との距離は左右非対称に形成される。又、ｎ＋層５
とＷＳｉｘ４との距離はＳｉｎ、膜１０”の膜厚により
制御できる。
そしてアニール後、５ｌｏｔ膜１０゛を除去し、Ａ　ｕ
　Ｇ　ａ　／　Ｎ　ｉ　／　Ａ　ｕを蒸着リフトオフ法
で被着させることにより幅の広いｎ′層８が形成された
側のｎ＋層層上上ドレイン電８ｉ７を、また、その反対
側のｎ０層８上にソース電極６を形成する。
以上の方法により、上記第１ないし第３の方法と同様に
、ゲート電極の製法に写真製版技術を必要としないので
、ゲート電極の微細化を高精度に図ることができ、また
、ソース抵抗を低くしたままゲート・ドレイン耐圧も向
上でき、さらにはゲート電極４°とソー久電ｉ６下のｎ
１層５との間に微小間隔を゛設けるようにしたので、両
者間のリークが防止できる極めて高性能な電界効果トラ
ンジスタを得ることができる。
なお、上記第１ないし第４の製造方法では、ゲート電極
４゛材料の高融点金属としてはＷＳｉＸを用いる場合に
ついて説明したが、これはＷＳＩＮ、あるいはＷＮを使
用してもよく、この場合においても同様の効果を奏する
。
また、上記第２．第３．第４の製造方法の一実施例では
、ゲート電ＦｔＡ４”の側壁にそれぞれ形成した絶縁膜
を注入工程終了後に除去するようにしたが、これはその
まま残しておいてもよく、この場合においても上記実施
例と同様の効果を奏する。
〔発明の効果〕
以上のように、この発明によれば、半導体基板上に形成
された活性層上に被着して加工した絶縁膜を覆うように
高融点金属を半導体基板全面に被着し、その後、その高
融点金属が絶縁膜の側壁に残るように加工してゲート電
極としたので、ゲート電極形成に、写真製版によるバタ
ーニングを必要とせず、写真製版技術の精度でゲート長
が制限されることがなくなり、微細ゲートを有する電界
効果トランジスタを高精度に安定して形成することが可
能となる。
また、ソース電極下は注入濃度の高いｎ＋層、ドレイン
電極下はソース電極下よりも注入濃度の低いｎ′層に形
成するか、またはゲートのオフセット化を図り、ゲート
電極とソース電極下のｎ１層の距離°は従来どおり保持
し、ゲート電極とドレイン電極下のｎＩ層との距離は両
者の間にｎ′層を介在させて長くするようにしたので、
ソース抵抗を低減できるとともにゲート・ドレイン耐圧
を向上できる効果がある。また、さらにはゲート電極と
ソース電極下のｎ１層の間に、ゲート電極とドレイン電
極下のｎ′層との間に設けたｎ′層よりも幅の狭いｎ′
層を介在させて微小間隔を設けた構造では、ゲート電極
とソース電極下のｎ９層との間で生じるリークを防止で
き、さらに高性能な電界効果トランジスタを得ることが
できる。
【図面の簡単な説明】
第１図はこの発明にかかる第１の半導体装置の製造方法
の一実施例による各主要工程の断面側面図、第２図はこ
の発明にかかる第２の半導体装置の製造方法の一実施例
による各主要工程の断面側面図〈第３図はこの発明にか
かる第３の半導体装置の製造方法の一実施例による各主
要工程の断面側面図、第４図はこの発明にかかる第４の
半導体装置の製造方法の一実施例による各主要工程の断
面側面図、第５図は従来の半導体装置の製造方法を示す
各主要工程の断面側面図である。 １は半絶縁性ＧａＡｓ基板、２は活性層、３は３１０！
膜、４はタングステンシリサイド（ＷＳｔ、）、４°は
ＷＳｌ、４からなるゲート電極、５はｎ０層、６はソー
ス電極、７はドレイン電極、８はｎ′層、９は３１．Ｎ
４膜、１０°は５ｔＯ８膜、１１はホトレジストである
。 なお図中同一符号は同−又は相当部分を示す。 ｆ贋力？３０Ａｓ ｌｊ ｇ：５１３Ｎ４＃ ５ｎ″ｊ ６：７−ｙｉ啄 ７：メＺりを争 第 図

Claims (4)

    【特許請求の範囲】
  1. （１）半導体基板上に形成された活性層上に絶縁膜を被
    着しパターニングする工程と、 高融点金属を半導体基板全面に被着し、前記絶縁膜の側
    壁に残るように加工してゲート電極とする工程と、 前記絶縁膜と高融点金属をマスクとしてイオン注入によ
    り高濃度ドーピング層を形成する工程と、前記絶縁膜を
    除去し、前記高融点金属をマスクとしてイオン注入によ
    り中間濃度ドーピング層を形成する工程と、 前記高濃度ドーピング層上にソース電極を形成するとと
    もに、前記中間濃度ドーピング層上にドレイン電極を形
    成する工程とを含むことを特徴とする半導体装置の製造
    方法。
  2. （２）半導体基板上に形成された活性層上に第１の絶縁
    膜を被着しパターニングする工程と、高融点金属を半導
    体基板全面に被着し、前記第１の絶縁膜の側壁に残るよ
    うに加工してゲート電極とする工程と、 前記第１の絶縁膜と前記高融点金属をマスクとしてイオ
    ン注入により中間濃度ドーピング層を形成する工程と、 第２の絶縁膜を半導体基板全面に被着し、該第２の絶縁
    膜を前記高融点金属の側壁に残るように加工する工程と
    、 前記第１の絶縁膜を除去し、前記高数点金属と前記高融
    点金属の側壁に残した第２の絶縁膜をマスクとしてイオ
    ン注入により高濃度ドーピング層を形成する工程と、 前記中間濃度ドーピング層形成側の前記高濃度ドーピン
    グ層上にドレイン電極を形成するとともに、その反対の
    高濃度ドーピング層上にソース電極を形成する工程とを
    有することを特徴とする半導体装置の製造方法。
  3. （３）半導体基板上に形成された活性層上に第１の絶縁
    膜を被着しパターニングする工程と、高融点金属を半導
    体基板全面に被着し、該第２の絶縁膜を前記第１の絶縁
    膜の側壁に残るように加工してゲート電極を形成する工
    程と、 前記第１の絶縁膜を除去し、前記高融点金属をマスクと
    してイオン注入により中間濃度ドーピング層を形成する
    工程と、 前記ゲート電極の側壁に形成される膜厚が左右非対称と
    なるように、第２の絶縁膜を半導体基板全面に被着する
    工程と、 前記第２の絶縁膜をマスクとしてイオン注入により高濃
    度ドーピング層を形成する工程と、幅の広い中間濃度ド
    ーピング層が形成された側にドレイン電極を形成すると
    ともにその反対側にソース電極を形成する工程とを有す
    ることを特徴とする半導体装置の製造方法。
  4. （４）半導体基板上に形成された活性層上に第１の絶縁
    膜を被着しパターニングする工程と、高融点金属を半導
    体基板全面に被着し、前記第１の絶縁膜の側壁に残るよ
    うに加工してゲート電極を形成する工程と、 前記第１の絶縁膜を除去し、前記高融点金属をマスクと
    してイオン注入により中間濃度ドーピング層を形成する
    工程と、 第２の絶縁膜を半導体基板全面に被着し、前記高融点金
    属の両側に左右非対称な形状に残すよう加工する工程と
    、 前記高融点金属及びその両側に残した第２の絶縁膜をマ
    スクとしてイオン注入により高濃度ドーピング層を形成
    する工程と、 幅の広い中間濃度ドーピング層が形成された側にドレイ
    ン電極を形成するとともにその反対側にソース電極を形
    成する工程とを有することを特徴とする半導体装置の製
    造方法。
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