JPS59124172A - Ｆｅｔ製造方法 - Google Patents

Ｆｅｔ製造方法

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JPS59124172A
JPS59124172A JP14679783A JP14679783A JPS59124172A JP S59124172 A JPS59124172 A JP S59124172A JP 14679783 A JP14679783 A JP 14679783A JP 14679783 A JP14679783 A JP 14679783A JP S59124172 A JPS59124172 A JP S59124172A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、導体の寸法がサブミクロンの範囲に減少され
得る、導体構造体に係る。
電子回路製造技術に於て、多量の素子及び導体が、集積
回路チップ及び対応する配線支持基板の如き、単一の機
能単位中に一緒に配置される様になるとともに、１ミク
ロンよりも小さい寸法の電極及び導体を形成し得ること
が益々重要になって来ている。しかしながら、その様な
技術に必要とされる極めて小さな導体の製造は、そ扛ら
の寸法が今日の技術レベルに於て達成さ４得る許容範囲
を越えているので、通常複雑な処理技術を必要としてい
る。
〔従来技術〕
今日、当技術分野に於て関心を持たｎている１つの技術
は、素子の基板の平坦な表面上に垂直な位置付は用の位
置又は線を限定し、水平面上の付着よりも厚い付着が上
記の垂直な線の面上に設けら汎る様に上記の垂直な線の
面に導電材又は金属を角度的に付着し、次に水平面上に
付着された材料を除去して、その付着さｆ′した材料の
垂直部分を残すことにより、小さな寸法及び正確な位置
付けを達成する。この技術は、個々の操作の許容範囲で
直接達成され得る寸法よりも小さい寸法を達成する。
従来、榛めて小さな寸法は、現像さｆ′Ｌだフォトレジ
ストの張出部分の下に角度的付着技術を用いることてよ
り達成されており、その技術については、Ｊｏｕｒｎａ
ｌ　　ｏｆ　　Ｖａｃｕｕｍ　５ｃｉｅｎｃｅ　ａｎｄ
Ｔｅｃｈｎｏｌｏｇｙ、第１９巻、第３号、１９８１年
９月／り０月、第６９６頁に記載さｎている。その従来
技術に於ては、アンダーカットさｎたフォトレジストの
端部に、基板に関して小さな角度で付着された金属被膜
が設けらｎる。その結果得ろねた金属被膜は、水平面上
よりも側壁上に於てより厚くなる。そハから、水平面か
ら金属を除去し、フォトレジストの側壁上の金属を残す
様（（、金属が食刻さｎ得る。６００＾程度の長さを有
する線が報告さ扛ている。
しかしながら、上記の角度的付着工程は、形成さ牡てい
る電極がかなりの長さを有している場合には、その線の
質が、角度的付着の行わ扛ろ、通常はフォトレジストで
ある、レジストの端部の質に依存するという、欠点を有
する。欠陥は、破損を生じ得る。更に、低抵抗か必要と
される場合には、縦横比、即ち幅に対する高さ、を大き
くする必要があり、こｎは、そうでなくてもかろうじて
支持さｎている線を損傷さｎ易くする。その様な細い線
への接続は困難である。
〔発明の概要〕
本発明は、機械的な支持、導電率及び欠陥への適応性を
与える広い金属電極をその長さ全体に亘って有している
、サブミクロン幅の導体の構造体を提供することである
。その導体構造体は、ＦＥＴ構造体に於て特に有用であ
る。
本発明によｎば、第１図に示さねでいる如く、基板２の
平坦な表面１上に、位置を限定する誘電体層６及び該誘
電体層３を少くとも部分的に覆っている電極金属導体層
４が配置されており、誘電体層３及び電極金属導体層４
の両者は、平坦な表面１に関して実質的に垂直である。
電極を限定する端部５に於て同時に終端している。端部
５は、化学的食刻及び反応性イオン食刻の如き技術によ
り極めて正確に位置付けら４得る。次に、第３図に示さ
扛ている金属導体部材即ち電極８が、金属導体の付着後
に食刻の如き異方性の除去を行うことによって形成さｎ
、又は好ましくは、第２図に示されている如く、端部５
に向って金層導体を角度６で付着することによって形成
され得る。その結果、選択さ扛た角度乙に応じて、表面
１の平面に沿って薄く付着された金属導体７、及び平坦
な表面１に関して水平方向により厚く付着さ、ｆｌ、た
金属導体部材即ち電極８が形成される。食刻の如き除去
操作により水平面上の金属導体７を除去することにより
、端部５に沿って付着された金属導体部材の厚さにより
決定される幅を有し、高さに沿って層６及び４により支
持さｔており、長さに沿って電極金属導体層４に接触し
ている、金属導体部材即ち電極８が残さする。第６図に
示さゎている如く、サブミクロンの金属導体部材８は、
端部５の位置及び付着の厚さにより決定さｎる幅（Ｗ）
の寸法及び組合わさ、ｆ′した層６及び４の厚さにより
決定さｎる高さくＨ）の寸法を有しており、まり大きな
縦横比即ち幅に対する高さの比が得らｎろ様に、層６及
び４によって支持されており、そして該導体部材８に於
ける不連続性及び誘電体層ろに於ける不完全性が該導体
部材８に与える電気的影響が最小限にさする様に、長さ
くＬ）の寸法の全体に亘って、端部５に於て金属導体層
４に電気的及び機械的に結合さｔている。
本発明による導体構造体に於て、導体部材８は、１００
ミクロン以下の小さな幅を有してもよく、又１ミクロン
に達してもよい。本発明による導体構造体は、正確に位
置付けらｆ′した極めて微細な導体が望まわる、すべて
の適用例に於て用いら牡得る。
〔実施例〕
本発明による導体構造体の竹に有用な適用例に於ては、
金属導体部材８は、チャネルの短いＦＥＴに於けるゲー
ト電極と１〜で働く。その適用例に於ては、第３図の電
極８は、基板２中に形成さｎているソース及びドレイン
電極（図示せず）の間に位置付けら扛る。ゲート電極８
は、端部５の上部に沿って層４に連続的に接触している
ので、破損を生せしめ得る小さな欠陥が電気的不連続性
を生せしめろことがない。ゲート電極８が寸法Ｈの全体
に亘って層６及び４により支持さ牡ており、従って寸法
Ｗが機械的安定性に関する必要性によって影響さｔない
ので、幅に対する高さの比即ち縦横比が極めて大きくさ
４得る。ゲート電極８は金属導体層４により電気的に短
絡さｔているので、ＦＥＴ素子のゲート抵抗が低くなる
。
導体部材８がゲート電極として用いらｎた適用例に於け
る金属導体層４０寸法はゲート・キャパシタンスを増加
させ、従って端部５からの余分な幅は最小限にさｎるべ
きである。例えば、第６図の基板がＧ　ａ　Ａ　ｓより
成り、ゲー　１・７Ｌ極８が０．５ミクロンの幅を有し
、金属導体層４を基板２から分離させている誘電体層６
が０．５ミクロンの厚さを有し、そして金属導体層４が
１０ミクロンの幅及′び１０ミクロンの厚さを有してい
るものとすると、その場合のゲート・キャパシタンスは
、幅及び高さの寸法が同一である、即ち各々０５ミクロ
ンである、ゲート電極の場合よりも約１５％増加し、し
かもゲート抵抗が約６００％低下する。
第１図に於て、基板２として砒化ガリウム（ＧａＡｓ）
結晶を用いて、サブミクロンのゲートを有する金属半導
体ＦＥＴ（ＭＥＳＦＥＴ）が形成さ４得る。示さ扛てい
る基板２の素子領域は、例えば、１０１７原子／　Ｑｒ
ｎ２程度の濃度にドープさｎたＮ導電型である。厚さ０
．５ミクロン程度の二酸化シリコン（Ｓ　１０２　）の
誘電体層６上に、厚さ１０ミクロン程度のアルミニウム
の金属導体層４が設けら扛、そｎら両層は基板２上にソ
ース及びドレイン電極（図示せず）の間の略真中に配置
さｎた、ゲート電極を限定する端部５に於て終端してい
る。層６及び４は、標準的な付着の許容範囲に従って位
置付けらｆ、端部５の位置を０５ミクロン以内に設定す
るために反応性イオン食刻が用いら汎る。
第２図に於て、アルミニウムの如き金属導体の角度的付
着が、約２０°の水平面に対する角度６で、端部５に方
向付けもｎ、その結果薄く付着さｎた金属導体７が層４
、表面１及び層３上に形成さ扛、より厚く付着さｎた金
属導体部材８が層６及び４の端部５上に形成さｎ、層４
はその長さに沿って、金属導体部材８に電気的に接触し
ている。
第６図に於て、腐食操作により、表面１上の材料が除去
さ扛、そ扛とともに層４上及び導体部材８上からも相当
する量の材料が除去される。このとき、導体部材８は、
基板２中のＦＥＴチャ坏ルに導電性に於て影響を与える
幅（Ｗ）の寸法を有し、高さ全体に亘って層６及び４に
より支持さｎており、そして広い外部電極としても働く
層４によりその長さ全体に亘って電気的に短絡さｎてい
る。
自己整合さ扛た’ＦＥＴ構造体を得るためには、導体部
材８の材料が、Ｔｉ或はＷの如き耐火金属、又はＴｉ　
７ｗ、　’ｒｔ　／ｗ／　ｓｉ或はＴｉ／Ｎの如き合金
であることが好ましい。
第４図に於て、本発明を用いたＦ’ＥＴが示されている
。その構造体に於て、第１図乃至第６図の場合と同様な
部分は同一の参照番号により示さ扛ている。標準的なＦ
ＥＴ構造体に於ては、基板２は表面１に隣接してＮ型領
域を有している。標準的なＦＥＴ構造体の１ｆ【が、１
９８１年のＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌ　　５
ｏｌｉｄ−８ｔａｔｅ　Ｄｉｇｅｓｔｏｆ　　Ｔｅｃｈ
ｎｉｃａｌ　　Ｐａｐｅｒｓｓ第２１８頁及び第２１９
頁に記載さ扛ている。
第４図に示されている如く、本発明による導体構造体の
ゲート電極８がＦＥＴのソース領域９の側に位置付けら
れるときには、図示さｎている如く・Ｎ　型にイオン注
入さｎたソース領域９及びドレイン領域１０を有する自
己整合さ牡たＦＥＴを形成するために、イオン注入工程
が用いらｎ得ろことに注目されたい。そｎらのＮ　型イ
オン注入領域には、後に電極１つ及び１２が各々設けら
扛る。
最小限に減少さｎた第４図のＦＥＴのソース抵抗は、誘
電体層６、金属導体層４及びゲート電極８から成る非対
称的なゲート構造体か、Ｎ　型にイオン注入さ、ｆ′し
たドレイン領域１０から上記ゲ−ト電極８を分離させる
様に働いて、より大きなゲート−ドレイン電圧を可能に
し、従ってマイクロ波（（適用された場合により大きな
〕々ワー出力を与えるという利点を有している。
第５図に於て、本発明を用いたもう１つのＦ’ＥＴが示
さねている。この構造体に於ては、Ｎ　型にイオン注入
さ′Ｉ″したソース領域９が、該領域９の位置の不正確
さに適応し得ろ様に、ゲート電極８から距離りだけ離隔
さｎている。その不正確さは、イオン注入のずｎ又は表
面拡散によるものであり、それらの素子に於て達成可能
な短いチャネルの寸法に制約を与え得る。角度的イオン
注入は、ドレイン領域１０を、誘電体層乙の下へ、対応
する距離りだけ移動させるが、本発明による非対称的な
導体構造体を用いた場合には、何ら問題を生じない。
以上に於て、導体が極めて小さな幅及び限定さｎない長
さを有し、しかもかなり面積の太きい、低抵抗の外部接
続体に接続さすることが望まｎる場合に適用され得る、
サブミクロンの導体の構造於て有用な非対称性を有して
いる。
【図面の簡単な説明】
第１図は、端部に於て同時に終端している金属導体層と
誘電体層との組合せを示す図、第２図は第１図の構造体
の端部への金属導体の付着の角度を示す図、第３図は本
発明による導体構造体を示す図、第４図は本発明を用い
た１つのＦＥＴを示す図、第５図は本発明を用いたもう
１つのＦＥＴを示す図である。 １・・・・平坦な基板表面、２・・・・基板、３・・・
・誘電体層、４・・・・電極金属導体層、５・・・・電
極限定端部（ゲート電極限定端部）、６・・・・金属導
体付着角度、７・・・・薄く付着された金属導体、８・
・・・より厚く付着さｔ′した金属導体部材（ゲート電
極）、９・・・・Ｎ　型にイオン注入さｆしたソース領
域、１０・・・・Ｎ　型にイオン注入されたドレイン領
域、１１．１２・・・・電極。 ＦＩＧ、４

Claims (1)

  1. 【特許請求の範囲】 基板表面に接触している誘電体層と、 上記誘電体層を少くとも部分的に覆っており、上記誘電
    体層と共通の線に沿って終端して、上記誘電体層ととも
    に上記基板表面に対して実質的て垂直な共通表面を形成
    している導体層と、長さ及び高さに於て上記共通表面に
    接触しており、上記基板表面に対して実質的に平行且つ
    正確に位置づけらｎた幅を有する導体部材とを含む、上
    記基板表面に近接して正確に位置付けらｎた導体構造体
    。
JP14679783A 1982-12-30 1983-08-12 Ｆｅｔ製造方法 Granted JPS59124172A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US45491582A 1982-12-30 1982-12-30
US454915 1982-12-30

Publications (2)

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JPS59124172A true JPS59124172A (ja) 1984-07-18
JPS6355224B2 JPS6355224B2 (ja) 1988-11-01

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ID=23806595

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JP14679783A Granted JPS59124172A (ja) 1982-12-30 1983-08-12 Ｆｅｔ製造方法

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JP (1) JPS59124172A (ja)
DE (1) DE3367696D1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62239586A (ja) * 1986-04-07 1987-10-20 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション Ｆｅｔデバイスの製造方法
JPS63278278A (ja) * 1987-05-09 1988-11-15 Oki Electric Ind Co Ltd 化合物半導体素子の製造方法
JPH01214067A (ja) * 1988-02-22 1989-08-28 Nec Corp ゲート電極及び配線とその製造方法
JP2010219176A (ja) * 2009-03-16 2010-09-30 Oki Electric Ind Co Ltd 半導体装置の製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4532698A (en) * 1984-06-22 1985-08-06 International Business Machines Corporation Method of making ultrashort FET using oblique angle metal deposition and ion implantation
JPS6182482A (ja) * 1984-09-29 1986-04-26 Toshiba Corp ＧａＡｓ電界効果トランジスタの製造方法
EP0201713A1 (en) * 1985-04-24 1986-11-20 Motorola, Inc. Method of making a FET gate by angled evaporation
JP2685149B2 (ja) * 1988-04-11 1997-12-03 住友電気工業株式会社 電界効果トランジスタの製造方法
JP2553699B2 (ja) * 1989-04-12 1996-11-13 三菱電機株式会社 半導体装置の製造方法
US5250453A (en) * 1989-04-12 1993-10-05 Mitsubishi Denki Kabushiki Kaisha Production method of a semiconductor device
EP0416141A1 (de) * 1989-09-04 1991-03-13 Siemens Aktiengesellschaft Verfahren zur Herstellung eines FET mit asymmetrisch angeordnetem Gate-Bereich
NL1025475C2 (nl) * 2004-02-12 2005-08-15 C2V Werkwijze voor het vervaardigen van een inrichting en inrichting vervaardigd volgens zo een werkwijze.

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54142982A (en) * 1978-04-27 1979-11-07 Matsushita Electric Ind Co Ltd Field effect semiconductor device of junction type and its manufacture

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5939906B2 (ja) * 1978-05-04 1984-09-27 超エル・エス・アイ技術研究組合 半導体装置の製造方法
US4359816A (en) * 1980-07-08 1982-11-23 International Business Machines Corporation Self-aligned metal process for field effect transistor integrated circuits
DE3103615A1 (de) * 1981-02-03 1982-09-09 Siemens AG, 1000 Berlin und 8000 München Verfahren zur erzeugung von extremen feinstrukturen

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54142982A (en) * 1978-04-27 1979-11-07 Matsushita Electric Ind Co Ltd Field effect semiconductor device of junction type and its manufacture

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62239586A (ja) * 1986-04-07 1987-10-20 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション Ｆｅｔデバイスの製造方法
JPS63278278A (ja) * 1987-05-09 1988-11-15 Oki Electric Ind Co Ltd 化合物半導体素子の製造方法
JPH01214067A (ja) * 1988-02-22 1989-08-28 Nec Corp ゲート電極及び配線とその製造方法
JP2010219176A (ja) * 2009-03-16 2010-09-30 Oki Electric Ind Co Ltd 半導体装置の製造方法

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