JPS58182880A - 電界効果トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） この発明は、同一平面上の第１ケ゛−上電極を含む３つ
の電極を有し、さらに埋め込まれた付加ケゝ−ト雷、極
を有するプレーナ型の電界効果トランジスタＣ以下、Ｆ
ＥＴと言う。）およびその製造方法に関する。

付加ケ８−ト電極は、抵抗値がゼロまたはゼロに近い抵
抗によって、第１ケゝ−上電極に水入的に接続さオ９る
ものでよい。あるいは付加ケ゛−ト電極は、二重ケ゛−
トトランジスタにおけるごとく、補助ケ゛−ト電極とし
て使用してもよい。

（背景技術） ２つのケゞ−ト電極を持つ公知のＦＥＴには、（１）２
つのケゞ−ト電１極が同一平面内に平行に配置されるプ
レーナ型のＦＥＴと、 （２）　　ジェー・シー・ボージス（Ｊ、Ｃ，Ｖｏｋｅ
ｓ　　）その他によＶ）　ｒ　Ｅｌｅｃｔｒｏｎｊｃｓ
　Ｌｅｔｔｅｒｓ　Ｊ誌］９７９年Ｖｏ１１．５．第６
２７〜６２９頁において提案されていル１、デバイスの
下方にエキストラケゝ−ト電極が配置されている水平チ
ャンネル型のＦＥＴとがある。

また、半導体材料内に埋め込まれたメツシー（ｍｅｓｈ
）を含むケ゛−ト電極によって電１流が制御される、垂
直チャンネル型または透過性ベーストランジスタ（ｐｅ
ｒｍｅａｂｌｅ　ｂａｓｅ　ｔｒａｎｓｉｓｔｏｒ　：
　ＰＢＴ）も公知である。

残念々がら、こｎ、らのＦＥＴにはそｎ、ぞ扛欠点があ
り、特に、 （１）　　プレーナ型のＦＥＴにおいては、２つの平行
なケ゛−ト電極をソース電１極とドレーン電極の間に適
合させるために必要な余分な空間によって、ソース電極
またはドレーン電極からケ゛−ト電極へのアクセス抵抗
（ａｃｃｅｓｓ　ｒｅｓｉｓｔａｎｃｅ）が増加し）こ
れにより特に高周波における不便が増大する。

（２）　　が−ジスが提案したＦＥＴにおいては、第２
ケ゛−上電極を基板の背面に句着させることができるよ
うにするために、基板を不要にしなければならず、さら
に解決の難しい配列の問題がある。

（３）　　ＰＢＴにおいては、製造技術が特に手がこん
でおり、複雑である。

この発明の好実施例は、これらの欠点を解消するもので
ある。

（発明の開示） この発明の電、界効果トランジスタの特徴は、ソース電
極とドレーン電極と第１ケ゛−上電極が半導体ウェーハ
の実質的な同一面上に配置さｊ、た電界効果トランジス
タにおいて、前記半導体ウェー・・の前記面を介して接
近可能で、かつ該半導体ウェ（５） 一ハ内に埋め込まわ、た少なくとも１つの金属製の埋込
みフィンガを有する付加ケゝ−ト電極が設けら扛ること
にある。

また、この発明の上記電界効果トランジスタの製造方法
の特徴は、 （ａ）固有抵抗の高い半導体材料からなる半導体ウェー
ハ上に固有抵抗の高い半導体材料から々るエピタキシャ
ル層を形成する工程と；　　。

（ｂ）前記工程（ａ）において形成されたエピタキシャ
ル層上に、耐火金属の極く薄い層により伺加ケゝ−１・
電極と２つのパターンの異なる基準マークを付着する工
程と； （ｃ）前記付加ケ゛−ト電極の薄い埋込みフィンがを覆
うと共に、該付加ケ゛〜ト常、極の少々くとも接続タブ
と前記基準マークを露出させるように、前記工程（ａ）
において形成された前記エピタキシャル層の固有抵抗に
比較して低い固有抵抗の薄いエピタキシャル層を形成す
る工程と： （ａ）抵抗性のソース電極とドレーン電極を付着する工
程と； （６） （ｅ）前記付加ケ゛−ト雷極の前記埋込み電極に対向す
るように、前記工程（ｃ）で形成された前記エピタキシ
ャル層上にショットキー第１ケゝ−ト電極を付着する工
程とから構成さね、ることにある。

（発明を実施するための最良の形態） 以下、この発明の実施例を図面を参照して説明する。

第１図において、半導体ウェーハ（または半導体ウェー
ハの断片）１０は、例えば、典型的にはガリウムひ素で
ある■族とＶ族の化合物を含む形式の、半導体材料から
々る基板１を含む。この基板１上に固有抵抗の高い単結
晶性のエビタキシャ１つ以上の埋込みフィンガ（捷たけ
パー）７から々る付加ケゝ−ト電極を有する。埋込みフ
ィンガ７は互いに平行で、電、界効果トランジスタのソ
ース電極とドレーン雷、極の間のギャップとなる空間の
下方に配置される。

接続タブ６の寸法は少々くとも５０μ×５０７１で、埋
込みフィンガ７の幅は約０５μである。

エピタキシャル層２の上にｎ形のエピタキシャル層２１
がエピタキシャル成長さη、る。このエピタキシャル層
２１は、例えば不純物１０１７原子／ｃｔｎ３によりド
ーピングされる。接続タブ６と埋込みフィンが７の寸法
が上記のような場合は、接続タブ６は、厚さが例えば０
３μ程度のエピタキシャル層２１によって覆われずに残
される唯一の領域と々る。

最後に、電界効果トランジスタは従来同様にソース電極
３、ドレーン電極４および第１ダート電極５を含む。第
１ケゝ−ト電極５はフィンガ５１と接続タブ５２からな
る。

次に、上述したＦＥＴの製造方法の各工程を説明する。

第１工程（第２図）では、単結晶のエピタキシャル層２
が基板１上に付着さね、る。基板１は、例えば非常に高
い固有抵抗を有して、そのためしばしば半絶縁体として
知られるガリウムひ素により構成できるが、あるいは、
固有抵抗の非常に高い他の■族−Ｖ族化合物を使用して
もよい。エピタキシャル層２は、例えば１０”７ｃｍ３
　でドーピングされたｎ形のＧａＡｓを使用して、液相
エピタキシにより単結晶状に成長され、厚さが約５　ｔ
ｔの固有抵抗の高い層となる。

第２工程（第３図）では、タングステンなどの耐火金属
が厚さ５００ないし１０００オングストロームで所定の
・ンターンに付着される。この付着は、マスクを用意し
、このマスクに光蝕刻法によυ切抜きを作成することに
よシ行われ、寸法が５０μ×５０μの矩形状の付着（す
々わち接続タブ）６を得る。さらに、その矩形状の伺着
６に接続して、幅が０５μでかつ長さが最終的なケゝ−
ト電極の幅に等しい埋込みフィンガ７を構成する少なく
とも１つの細長の付着７が形成され、これにより付加ケ
８−ト電極が構成される。さらに、全く異なった・母タ
ーン（形状）の２つの基準マーク３１と３２が、デバイ
ス全体の上面を横切る対角線の両端のそれぞれに付着さ
れる。この基準マーク３１．３２の最小寸法は、縦横両
方向について１５ないし２０μ（９） 以」二である。

第３工程（第４図）では、もう１つのエピタキシャル層
２１がエピタキシャル成長される。このエピタキシャル
層２１はエピタキシャル層２と同じ導電性の形式（この
実施例ではｎ形）を有し、例えば１０１７原子／ｃｍ３
でガリウムひ素をドーピングすることにより、低い固有
抵抗を有する。少々くともこの第３工程の初期において
は、金属が予め付着されている部分にはエピタキシャル
成長は発生しない。しかし、一旦エビタキシャル層２１
の厚さが例えば３０００オングストロ一ム程度に到達す
ると、細い埋込みフィンガ７の伺着部分の上方に結晶材
料のブリッジが形成される。これとは対照的に、付加ケ
゛−ト電極の電気接点となる接続タブ６の付着部分と基
準マーク３１．３２は、実質的に被覆されないまま残さ
れる。

第４工程（第５図）では、光蝕刻法により形成されたマ
スクを用いて、ＦＥＴのケ８−ト領域の両側に位置する
領域に、抵抗接点３と４が形成される。

これらの抵抗接点はＦＥＴのソース電極３とトレー（１
０） ン電極４を構成し、上記マスクを通してニッケル。

ケ゛ルマニウムおよび金などの金属を連続的に付着させ
ることによシ形成される。

第５工程（第５図）においては、同様のマスク法を用い
て、接続タブ５２とこの接続タブ５２から埋め込まれた
付加ケ゛−ト電極（接続タブ６と埋込みフィンガ７）の
上に延びるフィンガ５１からなるショットキー形接点で
ある第１ケ゛−ト電極５が形成さｎ、る。この第５工程
では、第４工程とは異なった金属、例えばアルミニウム
を使用する。

第６図はＦＥＴの断面図で、フィンガ５１に対向して位
置する単一の埋込みフィンガ７を有する。

破線は、両方のゲート電極に等しい電位が印加さね、た
時の、フィンが５１と埋込みフィンガ７に隣接する半導
体エピタキシャル層２１における空乏領域Ｚ】およびＺ
２を示す。ＦＥＴの導電チャネルは２つのケゝ−トの間
でくびれており、これによりソース電極とドレーン電極
間の電流を減少させる効果が得られる。

【図面の簡単な説明】

（１１） 第１図はこの発明の電界効果トランジスタの一実施例を
示す斜視図、第２図々いし第５図は第１図の電界効果ト
ランジスタの製造方法の各工程を示す第１図と同様の斜
視図、第６図は第１図の断面図である。 １・・・、！ＨＬ　２・・・エピタキシャル層、３・・
ソース電極、４・・・ドレーン電極、５９９．第１ケ゛
−ト電極、６・・・接続タブ、７・・埋込みフィンガ、
１０・・・半導体ウェーハ、２１・・・エピタキシャル
層、３１゜３２・・基準マーク、５１・・・フィンガ、
５２・・・接続タブ。 特許出願人 トムソンーセーエスエフ 特許出願代理人 弁理士　山　　本　　恵　　− （１２） ８１ ３５

Claims (5)

【特許請求の範囲】
1. （１）　　ソース電極とトゝレーン電極と第１ゲート電
   。 極が半導体ウェーノ・の実質的な同一面上に配置さ扛た
   電界効果トランジスタにおいて、前記半導体ウェーハの
   前記面を介して接近可能で、かつ該半導体ウェーハ内に
   埋め込まれた少なくとも１つの金属製の埋込みフィンガ
   を有する付加ケ゛−ト電極が設けられることを特徴とす
   る電界効果トランジスタ。
2. （２）　　付加ケ゛−ト電極が、半導体ウェー・・内に
   は埋め込まれない接続タブと、１個の金属製の埋込みフ
   ィンガからなり、第１ゲート電極が、前記埋込みフィン
   ガに平行に対向して前記半導体ウェーハの表面上に配置
   されたフィンガを有する特許請求の範囲第１項記載の電
   界効果トランジスタ。
3. （３）半導体ウェー・・の表面下に付加ケ゛−ト電極と
   同−深さで金属製の基準マークが配置され、該基準マー
   クの少々くとも一部が前記半導体ウェーハ内には埋め込
   −Ｉｎ、ない特許請求の範囲第２項記載の電界トランジ
   スタ。
4. （４）　　（ａ）固有抵抗の高い半導体材料からなる半
   導体ウェーハ上に固有抵抗の高い半導体材料からなるエ
   ピタキシャル層を形成する工程と；（ｂ）前記工程（ａ
   ）において形成されたエピタキシャル層上に、耐火金属
   の極く薄い層によシ付加ケ゛−ト電極と２つの・ぐター
   ンの異方る基準マークを付着する工程と； （ｃ）前記付加ケ゛−ト電極の薄い埋込みフィンガを覆
   うと共に、該付加ケ゛−ト電極の少なくとも接続タブと
   前記基準マークを露出させるように、前記工程（ａ）に
   おいて形成さｎた前記エピタキシャル層の固有抵抗に比
   較して低い固有抵抗の薄いエピタキシャル層を形成する
   工程と； （ｄ）抵抗性のソース電極とドレーン電極を付着する工
   程と； （ｅ）前記付加ケ８−ト電極の前記埋込み電極に対向す
   るように、前記工程（Ｃ）で形成さ扛た前記エビタキシ
   ャル層上にショットキー第１ケ゛−上電極を付着する工
   程とから構成される電界効果トランジスタの製造方法。
5. （５）半導体ウェーハが半絶縁体のガリウムひ素で形成
   され、工程（ａ）で形成されるエピタキシャル層がｎ形
   で１０１３原子／Ｃｒｎ３でドーピングされ、工程（ｂ
   ）で付着される耐火金属が厚さが５００々いし１０００
   オングストロームのタングステンであり、工程（Ｃ）で
   形成さ彊、るエピタキシャル層がｎ形で１０１７原子／
   ｃｒｎ３でドーピングされ、かつ厚さが３０００オング
   ストローム以下である特許請求の範囲第４項記載の電界
   効果トランジスタの製造方法。