JP3041908B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3041908B2 JP3041908B2 JP21770190A JP21770190A JP3041908B2 JP 3041908 B2 JP3041908 B2 JP 3041908B2 JP 21770190 A JP21770190 A JP 21770190A JP 21770190 A JP21770190 A JP 21770190A JP 3041908 B2 JP3041908 B2 JP 3041908B2
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- Japan
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- type
- region
- metal layer
- type semiconductor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に高速スイッチング動
作を実現するショットキバリアダイオードを有するNPN
型バイポーラトランジスタの構造に関する。
作を実現するショットキバリアダイオードを有するNPN
型バイポーラトランジスタの構造に関する。
〔従来の技術〕 従来、バイポーラトランジスタにおいて高速スイッチ
ング動作を実現するために、第４図に示すように、NPN
型バイポーラトランジスタTRのベース及びコレクタ間に
ショットキバリアダイオードSBDを接続し、NPN型バイポ
ーラトランジスタがオン状態において、過度の飽和状態
とならないように防止する回路構成が用いられる。
ング動作を実現するために、第４図に示すように、NPN
型バイポーラトランジスタTRのベース及びコレクタ間に
ショットキバリアダイオードSBDを接続し、NPN型バイポ
ーラトランジスタがオン状態において、過度の飽和状態
とならないように防止する回路構成が用いられる。
この回路構成を集積回路に実現する従来の構造として
は、第３図（ａ）に平面図、同図（ｂ）にそのＣ−Ｃ線
断面図を示すものがある。すなわち、これらの図におい
て、Ｐ型半導体基板１にN+埋込領域２を形成し、この上
にＮ型エピタキシャル層３を形成する。このＮ型エピタ
キシャル層３にはＰ型ベース領域４とN+型エミッタ領域
５を形成し、かつN+型コレクタコンタクト領域６を形成
している。
は、第３図（ａ）に平面図、同図（ｂ）にそのＣ−Ｃ線
断面図を示すものがある。すなわち、これらの図におい
て、Ｐ型半導体基板１にN+埋込領域２を形成し、この上
にＮ型エピタキシャル層３を形成する。このＮ型エピタ
キシャル層３にはＰ型ベース領域４とN+型エミッタ領域
５を形成し、かつN+型コレクタコンタクト領域６を形成
している。
また、Ｎ型エピタキシャル層３上に設けた絶縁膜９を
一部除去し、前記Ｐ型ベース領域４に一部が重ねられた
ベース電極12の下面をＮ型エピタキシャル層３に接触さ
せてショットキ障壁を構成し、これで形成されるショッ
トキバリアダイオードSBDをNPN型バイポーラトランジス
タのベース，コレクタ間に接続している。
一部除去し、前記Ｐ型ベース領域４に一部が重ねられた
ベース電極12の下面をＮ型エピタキシャル層３に接触さ
せてショットキ障壁を構成し、これで形成されるショッ
トキバリアダイオードSBDをNPN型バイポーラトランジス
タのベース，コレクタ間に接続している。
なお、10はエミッタ電極、11はコレクタ電極である。
この従来の構造では、ベース電極12を利用して平面的
にショットキバリアダイオードを構成しているため、高
速スイッチング動作を要求される動作抵抗が小さいショ
ットキバリアダイオードを実現するには、Ｎ型エピタキ
シャル層３とベース電極12の金属層とが接触する面積を
平面的に大きくする必要がある。このため、この種のNP
Nバイポーラトランジスタの素子面積が大きくなり、チ
ップ全体の面積が増大するという問題がある。
にショットキバリアダイオードを構成しているため、高
速スイッチング動作を要求される動作抵抗が小さいショ
ットキバリアダイオードを実現するには、Ｎ型エピタキ
シャル層３とベース電極12の金属層とが接触する面積を
平面的に大きくする必要がある。このため、この種のNP
Nバイポーラトランジスタの素子面積が大きくなり、チ
ップ全体の面積が増大するという問題がある。
また、素子面積が大きい場合には、NPNバイポーラト
ランジスタのコレクタ抵抗およびショットキバリアダイ
オードの動作抵抗を小さくするために必要なN+埋込領域
２が大きくなり、N+埋込領域２とＰ型半導体基板１間に
発生する寄生容量が大きくなることから、高速スイッチ
ング動作に対して不利になる要因を有していた。
ランジスタのコレクタ抵抗およびショットキバリアダイ
オードの動作抵抗を小さくするために必要なN+埋込領域
２が大きくなり、N+埋込領域２とＰ型半導体基板１間に
発生する寄生容量が大きくなることから、高速スイッチ
ング動作に対して不利になる要因を有していた。
本発明の目的は、素子面積を低減した高速動作が可能
なNPNバイポーラトランジスタを有する半導体装置を提
供することにある。
なNPNバイポーラトランジスタを有する半導体装置を提
供することにある。
本発明の半導体装置は、高濃度の埋込領域を有するコ
レクタ領域としてのＮ型半導体層と、このＮ型半導体層
に形成したＰ型ベース領域と、このＰ型ベース領域に形
成したＮ型エミッタ領域と、前記Ｎ型半導体層の表面か
ら前記Ｐ型ベース領域の周辺全てに接して設けられた凹
部と、この凹部内に前記Ｐ型ベース領域とオーミック接
触しかつＮ型半導体層とショットキ障壁を形成する金属
層とを備えている。
レクタ領域としてのＮ型半導体層と、このＮ型半導体層
に形成したＰ型ベース領域と、このＰ型ベース領域に形
成したＮ型エミッタ領域と、前記Ｎ型半導体層の表面か
ら前記Ｐ型ベース領域の周辺全てに接して設けられた凹
部と、この凹部内に前記Ｐ型ベース領域とオーミック接
触しかつＮ型半導体層とショットキ障壁を形成する金属
層とを備えている。
本発明によれば、凹部に埋設された金属層の側面を利
用してＰ型ベース領域とのオーミック接触と、Ｎ型半導
体層とのショットキ接触を構成し、これらの接触面積を
大きくする一方で平面面積の小さな素子を得ることが可
能となる。
用してＰ型ベース領域とのオーミック接触と、Ｎ型半導
体層とのショットキ接触を構成し、これらの接触面積を
大きくする一方で平面面積の小さな素子を得ることが可
能となる。
次に、本発明を図面を参照して説明する。
第１図は本発明の一参考例を示し、同図（ａ）は平面
図、同図（ｂ）はそのＡ−Ａ線に沿う断面図である。
図、同図（ｂ）はそのＡ−Ａ線に沿う断面図である。
これらの図において、Ｐ型半導体基板１の所要領域に
はN+型埋込領域２を選択的に形成しており、この埋込領
域２上にＮ型エピタキシャル層３が成長されている。こ
のＮ型エピタキシャル層３にはＰ型ベース領域４が形成
され、さらにこのＰ型ベース領域４内にN+型エミッタ領
域５が形成され、NPNバイポーラトランジスタが構成さ
れている。なお、６は前記N+型エミッタ領域５と同時に
形成されるN+型コレクタコンタクト領域である。
はN+型埋込領域２を選択的に形成しており、この埋込領
域２上にＮ型エピタキシャル層３が成長されている。こ
のＮ型エピタキシャル層３にはＰ型ベース領域４が形成
され、さらにこのＰ型ベース領域４内にN+型エミッタ領
域５が形成され、NPNバイポーラトランジスタが構成さ
れている。なお、６は前記N+型エミッタ領域５と同時に
形成されるN+型コレクタコンタクト領域である。
さらに、前記Ｎ型エピタキシャル層３の表面から前記
Ｐ型ベース領域４に接して凹部７が形成されており、こ
の凹部７内には前記Ｐ型ベース領域４とオーミック接触
しかつＮ型エピタキシャル層３とショットキ障壁を形成
するように接触された、例えばアルミニウム等の金属層
８が埋設されている。この金属層８の上面はＮ型エピタ
キシャル層３の表面上に突出され、ベース電極として構
成される。
Ｐ型ベース領域４に接して凹部７が形成されており、こ
の凹部７内には前記Ｐ型ベース領域４とオーミック接触
しかつＮ型エピタキシャル層３とショットキ障壁を形成
するように接触された、例えばアルミニウム等の金属層
８が埋設されている。この金属層８の上面はＮ型エピタ
キシャル層３の表面上に突出され、ベース電極として構
成される。
前記凹部７内に埋込まれた金属層８の形成には、Ｎ型
エピタキシャル層３の異方性のドライエッチング法で選
択的にエッチングして凹部７を設け、その後気相成長法
により低比抵抗の金属層８を凹部７を含む全面に成長さ
せ、その上で凹部７内にのみ金属層８を残す方法が採用
できる。
エピタキシャル層３の異方性のドライエッチング法で選
択的にエッチングして凹部７を設け、その後気相成長法
により低比抵抗の金属層８を凹部７を含む全面に成長さ
せ、その上で凹部７内にのみ金属層８を残す方法が採用
できる。
ここで、Ｐ型ベース領域４の不純物濃度、およびＮ型
エピタキシャル層３の不純物濃度は、金属層８に対しそ
れぞれオーミック接触およびショットキー障壁を形成す
るように選定するのは従来通りである。
エピタキシャル層３の不純物濃度は、金属層８に対しそ
れぞれオーミック接触およびショットキー障壁を形成す
るように選定するのは従来通りである。
なお、９は絶縁膜、10,11はそれぞれエミッタ電極、
コレクタ電極であり、前記ベース電極としての金属層８
と同時に形成することが可能である。
コレクタ電極であり、前記ベース電極としての金属層８
と同時に形成することが可能である。
この構成によれば、Ｎ型エピタキシャル層３に設けた
凹部７の金属層８を埋込むことにより、金属層８の側面
を利用してＮ型エピタキシャル層３との接触面積を大き
くした立体的なショットキバリアダイオードSBDを実現
するため、このため、金属層８における平面方向の面積
を小さくしても所望のショットキ接触面積を確保して動
作抵抗の小さなショットキバリアダイオードを構成する
ことができ、ショットキバリアダイオードおよびNPNト
ランジスタを含む素子面積を低減することが可能とな
る。
凹部７の金属層８を埋込むことにより、金属層８の側面
を利用してＮ型エピタキシャル層３との接触面積を大き
くした立体的なショットキバリアダイオードSBDを実現
するため、このため、金属層８における平面方向の面積
を小さくしても所望のショットキ接触面積を確保して動
作抵抗の小さなショットキバリアダイオードを構成する
ことができ、ショットキバリアダイオードおよびNPNト
ランジスタを含む素子面積を低減することが可能とな
る。
また、金属層８の平面方向の面積が小さいために、下
層に形成するN+型埋込領域２の面積も小さくでき、N+埋
込領域２とＰ型半導体基板１との間の寄生容量を低減し
て高速スイッチング動作を可能にする。
層に形成するN+型埋込領域２の面積も小さくでき、N+埋
込領域２とＰ型半導体基板１との間の寄生容量を低減し
て高速スイッチング動作を可能にする。
第２図は本発明の一の実施例を示しており、同図
（ａ）は平面図、同図（ｂ）はそのＢ−Ｂ線に沿う断面
図である。なお、前記参考例と等価な部分には同一符号
を付してある。
（ａ）は平面図、同図（ｂ）はそのＢ−Ｂ線に沿う断面
図である。なお、前記参考例と等価な部分には同一符号
を付してある。
この実施例では、Ｐ型ベース領域４の周辺全てのＮ型
エピタキシャル層３に凹部７を設けてここに金属層８を
埋設し、これで埋込型のショットキバリアダイオードを
形成している。
エピタキシャル層３に凹部７を設けてここに金属層８を
埋設し、これで埋込型のショットキバリアダイオードを
形成している。
この実施例によれば、前記参考例に対して素子面積が
多少増加するが、ショットキバリアダイオードSBDの動
作抵抗を小さく形成できる利点を有しており、要求され
る特性によっては有利となる。
多少増加するが、ショットキバリアダイオードSBDの動
作抵抗を小さく形成できる利点を有しており、要求され
る特性によっては有利となる。
以上説明したように本発明は、凹部に埋設された金属
層の側面を利用してＰ型ベース領域にオーミック接触
し、かつＮ型半導体層とショットキ接触してショットキ
バリアダイオードを構成しているので、平面面積を大き
くすることなく動作抵抗の小さなショットキバリアダイ
オードを構成し、素子面積を低減することができる。
層の側面を利用してＰ型ベース領域にオーミック接触
し、かつＮ型半導体層とショットキ接触してショットキ
バリアダイオードを構成しているので、平面面積を大き
くすることなく動作抵抗の小さなショットキバリアダイ
オードを構成し、素子面積を低減することができる。
また、平面面積の低減とともに高濃度埋込領域の面積
も低減でき、Ｎ型半導体層との間の寄生容量を低減し、
より高速なスイッチング動作を得ることができる。
も低減でき、Ｎ型半導体層との間の寄生容量を低減し、
より高速なスイッチング動作を得ることができる。
第１図は本発明の参考例を示し、同図（ａ）は平面図、
同図（ｂ）はそのＡ−Ａ線に沿う断面図、第２図は本発
明の一の実施例を示し、同図（ａ）は平面図、同図
（ｂ）はそのＢ−Ｂ線に沿う断面図、第３図は従来のNP
Nバイポーラトランジスタを示し、同図（ａ）は平面
図、同図（ｂ）はそのＣ−Ｃ線に沿う断面図、第４図は
高速化を図ったバイポーラトランジスタの回路図であ
る。 １……Ｐ型半導体基板、２……N+型埋込領域、３……Ｎ
型エピタキシャル層、４……Ｐ型ベース領域、５……N+
型エミッタ領域、６……N+型コレクタコンタクト領域、
７……凹部、８……金属層（ベース電極）、９……絶縁
膜、10……エミッタ電極、11……コレクタ電極、12……
ベース電極。
同図（ｂ）はそのＡ−Ａ線に沿う断面図、第２図は本発
明の一の実施例を示し、同図（ａ）は平面図、同図
（ｂ）はそのＢ−Ｂ線に沿う断面図、第３図は従来のNP
Nバイポーラトランジスタを示し、同図（ａ）は平面
図、同図（ｂ）はそのＣ−Ｃ線に沿う断面図、第４図は
高速化を図ったバイポーラトランジスタの回路図であ
る。 １……Ｐ型半導体基板、２……N+型埋込領域、３……Ｎ
型エピタキシャル層、４……Ｐ型ベース領域、５……N+
型エミッタ領域、６……N+型コレクタコンタクト領域、
７……凹部、８……金属層（ベース電極）、９……絶縁
膜、10……エミッタ電極、11……コレクタ電極、12……
ベース電極。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 29/73 H01L 29/872
Claims (1)
- 【請求項１】高濃度の埋込領域を有するコレクタ領域と
してのＮ型半導体層と、前記Ｎ型半導体層に形成したＰ
型ベース領域と、前記Ｐ型ベース領域に形成したＮ型エ
ミッタ領域と、前記Ｎ型半導体層の表面から前記Ｐ型ベ
ース領域の周辺全てに接して設けられた凹部と、前記凹
部内に前記Ｐ型ベース領域とオーミック接触しかつ前記
Ｎ型半導体層とショットキ障壁を形成する金属層とを備
えることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21770190A JP3041908B2 (ja) | 1990-08-18 | 1990-08-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21770190A JP3041908B2 (ja) | 1990-08-18 | 1990-08-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0499331A JPH0499331A (ja) | 1992-03-31 |
| JP3041908B2 true JP3041908B2 (ja) | 2000-05-15 |
Family
ID=16708376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21770190A Expired - Lifetime JP3041908B2 (ja) | 1990-08-18 | 1990-08-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3041908B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI406867B (zh) | 2005-09-30 | 2013-09-01 | Suntory Holdings Ltd | And a method for producing a high content of episesamin |
-
1990
- 1990-08-18 JP JP21770190A patent/JP3041908B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0499331A (ja) | 1992-03-31 |
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