JP2587424B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP2587424B2 JP2587424B2 JP11845587A JP11845587A JP2587424B2 JP 2587424 B2 JP2587424 B2 JP 2587424B2 JP 11845587 A JP11845587 A JP 11845587A JP 11845587 A JP11845587 A JP 11845587A JP 2587424 B2 JP2587424 B2 JP 2587424B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の製造方法に関し、特に
高周波発振機能を有するモノリシック集積回路の製造方
法に関する。
高周波発振機能を有するモノリシック集積回路の製造方
法に関する。
〔従来の技術〕 従来、半導体装置の周波数可変形発振器は、容量変化
の大きい可変容量ダイオード素子をモノリシック集積回
路基板上に形成するのが困難であるので、通常、基板の
外部に形成するか、或はバイポーラ・トランジスタのコ
レクターベース接合容量を利用して構成される。
の大きい可変容量ダイオード素子をモノリシック集積回
路基板上に形成するのが困難であるので、通常、基板の
外部に形成するか、或はバイポーラ・トランジスタのコ
レクターベース接合容量を利用して構成される。
このように、モノリシック集積回路基板上にバイポー
ラ・トランジスタのコレクターベース接合容量を利用し
た可変容量素子を用いて周波数可変形発振器を構成する
と、電圧に対する容量の変化量が例えば２倍程度と小さ
いので、周波数の可変範囲を大きくとることができな
い。従って、周波数の可変範囲をこれ以上としたい場合
は外部に設ける必要が生じ取扱いを不便とするのみでな
く回路装置全体を大型化せしめる。
ラ・トランジスタのコレクターベース接合容量を利用し
た可変容量素子を用いて周波数可変形発振器を構成する
と、電圧に対する容量の変化量が例えば２倍程度と小さ
いので、周波数の可変範囲を大きくとることができな
い。従って、周波数の可変範囲をこれ以上としたい場合
は外部に設ける必要が生じ取扱いを不便とするのみでな
く回路装置全体を大型化せしめる。
本発明の目的は、上記の状況に鑑み、電圧に対し２倍
以上の容量変化量を示す広範囲可変容量素子モノリシッ
クに集積化した半導体集積回路装置の製造方法を提供す
ることである。
以上の容量変化量を示す広範囲可変容量素子モノリシッ
クに集積化した半導体集積回路装置の製造方法を提供す
ることである。
本発明による半導体集積回路装置の製造方法によれ
ば、一導電型の半導体基板上に、他の導電型の第１の半
導体領域を形成する工程と、第１の半導体領域上に第１
の半導体領域より低濃度の他の導電型の第２の半導体領
域を形成する工程と、第２の半導体領域を貫通し第１の
半導体領域と接続された第２の半導体領域より高濃度の
他の導電型の第３の半導体領域を形成する工程と、第２
の半導体領域上に第２の半導体領域より高濃度の他の導
電型の第４の半導体領域を形成する工程と、第２の半導
体領域上で第３及び第４の半導体領域に接触しない部分
に一導電型の第５の半導体領域を形成する工程と、第５
の半導体領域上に他の導電型の第６の半導体領域を形成
する工程と、第５の半導体領域上で第６の半導体領域と
接触しない部分と第４の半導体領域上とに第５の半導体
領域よりも高濃度の一導電型の第７の半導体領域を同時
に形成する工程とを含み、第２の半導体領域をコレクタ
領域とし第６の半導体領域をエミッタ領域とし第５の半
導体領域をベース領域とする縦型バイポーラ・トランジ
スタと、第４の半導体領域と第７の半導体領域との接合
面をPN接合面とする可変容量ダイオード素子とを集積化
する半導体集積回路装置の製造方法が得られる。
ば、一導電型の半導体基板上に、他の導電型の第１の半
導体領域を形成する工程と、第１の半導体領域上に第１
の半導体領域より低濃度の他の導電型の第２の半導体領
域を形成する工程と、第２の半導体領域を貫通し第１の
半導体領域と接続された第２の半導体領域より高濃度の
他の導電型の第３の半導体領域を形成する工程と、第２
の半導体領域上に第２の半導体領域より高濃度の他の導
電型の第４の半導体領域を形成する工程と、第２の半導
体領域上で第３及び第４の半導体領域に接触しない部分
に一導電型の第５の半導体領域を形成する工程と、第５
の半導体領域上に他の導電型の第６の半導体領域を形成
する工程と、第５の半導体領域上で第６の半導体領域と
接触しない部分と第４の半導体領域上とに第５の半導体
領域よりも高濃度の一導電型の第７の半導体領域を同時
に形成する工程とを含み、第２の半導体領域をコレクタ
領域とし第６の半導体領域をエミッタ領域とし第５の半
導体領域をベース領域とする縦型バイポーラ・トランジ
スタと、第４の半導体領域と第７の半導体領域との接合
面をPN接合面とする可変容量ダイオード素子とを集積化
する半導体集積回路装置の製造方法が得られる。
以下図面を参照して本発明を詳細に説明する。
第１図は本発明の製造方法により製造された半導体集
積回路装置の第一の実施例を示す部分断面図である。本
実施例によれば、本発明により製造された半導体集積回
路装置は、Ｐ型シリコン基板１と、N+埋込層２と、Ｎ型
エピタキシャル層３と、Ｎ型エピタキシャル層３を２つ
の素子形成領域に分つ厚膜素子分離領域４と、素子形成
領域の一つに形成されるN+エミッタ領域５、Ｐ型ベース
領域６およびＮ型エピタキシャル層３とからなる縦型NP
N型バイポーラ・トランジスタ素子と、素子形成領域の
他の一つに形成されるP+拡散領域10、N+拡散層11および
Ｎ型エピタキシャル層３のＮ型領域とからなるP+N+Nの
ダイオード素子と、フィード絶縁膜13およびチャネルス
トッパー14とを含む。ここでP+拡散領域10はバイポーラ
・トランジスタ素子のベース取出用P+層７と、また、ダ
イオードのＮ型取出用N+層12は同じくバイポーラ・トラ
ンジスタ素子のコレクタN+層８とそれぞれ同時形成した
ものである。
積回路装置の第一の実施例を示す部分断面図である。本
実施例によれば、本発明により製造された半導体集積回
路装置は、Ｐ型シリコン基板１と、N+埋込層２と、Ｎ型
エピタキシャル層３と、Ｎ型エピタキシャル層３を２つ
の素子形成領域に分つ厚膜素子分離領域４と、素子形成
領域の一つに形成されるN+エミッタ領域５、Ｐ型ベース
領域６およびＮ型エピタキシャル層３とからなる縦型NP
N型バイポーラ・トランジスタ素子と、素子形成領域の
他の一つに形成されるP+拡散領域10、N+拡散層11および
Ｎ型エピタキシャル層３のＮ型領域とからなるP+N+Nの
ダイオード素子と、フィード絶縁膜13およびチャネルス
トッパー14とを含む。ここでP+拡散領域10はバイポーラ
・トランジスタ素子のベース取出用P+層７と、また、ダ
イオードのＮ型取出用N+層12は同じくバイポーラ・トラ
ンジスタ素子のコレクタN+層８とそれぞれ同時形成した
ものである。
第２図は上記半導体集積回路装置に集積化されたP+N+
Nダイオード素子の容量対電圧特性曲線図であって、N+
拡散層11の効果により従来特性Ｂに比べ本発明構造の特
性Ａの低電圧側における接合容量が非常に大きくなり数
倍以上の容量変化比が容易に得られることを示してい
る。従ってこのP+N+Nダイオード素子とバイポーラ・ト
ランジスタ素子とを回路要素とすることでモノリシック
基板上に非常に大きな可変範囲をもつ周波数可変型発振
器を配線接続のみで容易に構成することが可能である。
Nダイオード素子の容量対電圧特性曲線図であって、N+
拡散層11の効果により従来特性Ｂに比べ本発明構造の特
性Ａの低電圧側における接合容量が非常に大きくなり数
倍以上の容量変化比が容易に得られることを示してい
る。従ってこのP+N+Nダイオード素子とバイポーラ・ト
ランジスタ素子とを回路要素とすることでモノリシック
基板上に非常に大きな可変範囲をもつ周波数可変型発振
器を配線接続のみで容易に構成することが可能である。
第３図は本発明により製造された第２の実施例を示す
半導体集積回路装置の部分断面図である。本実施例によ
れば、P+N+Nダイオード素子のＮ側取出用N+層12とバイ
ポーラ・トランジスタのコレクタN+層８とは一体で形成
される。
半導体集積回路装置の部分断面図である。本実施例によ
れば、P+N+Nダイオード素子のＮ側取出用N+層12とバイ
ポーラ・トランジスタのコレクタN+層８とは一体で形成
される。
第４図は上記半導体集積回路装置の等価回路図を示す
もので、ＱはNPN型バイポーラ・トランジスタ素子、Ｄ
はP+N+Nダイオード素子である。本実施例の構造は特に
ベース接地形トランジスタ等を用いた発振器の構成に有
効である。
もので、ＱはNPN型バイポーラ・トランジスタ素子、Ｄ
はP+N+Nダイオード素子である。本実施例の構造は特に
ベース接地形トランジスタ等を用いた発振器の構成に有
効である。
以上詳細に説明したように本発明の製造方法によれ
ば、大きな可変範囲をもつ周波数可変発振器をモノリシ
ックに容易に集積化することができるので、例えば、電
圧制御方式によるシンセサイザ形発振器の小型化を容易
に達成することが可能である。
ば、大きな可変範囲をもつ周波数可変発振器をモノリシ
ックに容易に集積化することができるので、例えば、電
圧制御方式によるシンセサイザ形発振器の小型化を容易
に達成することが可能である。
第１図は本発明の一実施例を示す半導体集積回路装置の
部分断面図、第２図は上記半導体集積回路装置の集積化
されたP+N+Nダイオード素子の容量対電圧特性曲線図、
第３図は本発明の他の実施例を示す半導体集積回路装置
の部分断面図、第４図は上記半導体集積回路装置の等価
回路図である。 １……Ｐ型シリコン基板、２……N+埋込層、３……Ｎ型
エピタキシャル層、４……厚膜素子分離領域、５……N+
エミッタ領域、６……Ｐ型ベース領域、７……ベース取
出用P+層、８……コレクタN+層、10……P+拡散領域、11
……N+拡散層、12……Ｎ側取出用N+層、13……フィール
ド絶縁膜、14……チャンネルストッパー。
部分断面図、第２図は上記半導体集積回路装置の集積化
されたP+N+Nダイオード素子の容量対電圧特性曲線図、
第３図は本発明の他の実施例を示す半導体集積回路装置
の部分断面図、第４図は上記半導体集積回路装置の等価
回路図である。 １……Ｐ型シリコン基板、２……N+埋込層、３……Ｎ型
エピタキシャル層、４……厚膜素子分離領域、５……N+
エミッタ領域、６……Ｐ型ベース領域、７……ベース取
出用P+層、８……コレクタN+層、10……P+拡散領域、11
……N+拡散層、12……Ｎ側取出用N+層、13……フィール
ド絶縁膜、14……チャンネルストッパー。
Claims (1)
- 【請求項１】一導電型の半導体基板上に、他の導電型の
第１の半導体領域を形成する工程と、前記第１の半導体
領域上に前記第１の半導体領域より低濃度の前記他の導
電型の第２の半導体領域を形成する工程と、前記第２の
半導体領域を貫通し前記第１の半導体領域と接続された
前記第２の半導体領域より高濃度の前記他の導電型の第
３の半導体領域を形成する工程と、前記第２の半導体領
域上に前記第２の半導体領域より高濃度の前記他の導電
型の第４の半導体領域を形成する工程と、前記第２の半
導体領域上で前記第３及び第４の半導体領域に接触しな
い部分に前記一導電型の第５の半導体領域を形成する工
程と、前記第５の半導体領域上に前記他の導電型の第６
の半導体領域を形成する工程と、前記第５の半導体領域
上で前記第６の半導体領域と接触しない部分と前記第４
の半導体領域上とに前記第５の半導体領域より高濃度の
前記一導電型の第７の半導体領域を同時に形成する工程
とを含み、前記第２の半導体領域をコレクタ領域とし前
記第６の半導体領域をエミッタ領域とし前記第５の半導
体領域をベース領域とする縦型バイポーラ・トランジス
タと、前記第４の半導体領域と前記第７の半導体領域と
の接合面をPN接合面とする可変容量ダイオード素子とを
集積化することを特徴とする半導体集積回路装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11845587A JP2587424B2 (ja) | 1987-05-14 | 1987-05-14 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11845587A JP2587424B2 (ja) | 1987-05-14 | 1987-05-14 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63283055A JPS63283055A (ja) | 1988-11-18 |
| JP2587424B2 true JP2587424B2 (ja) | 1997-03-05 |
Family
ID=14737069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11845587A Expired - Fee Related JP2587424B2 (ja) | 1987-05-14 | 1987-05-14 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2587424B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005026392A (ja) * | 2003-07-01 | 2005-01-27 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
-
1987
- 1987-05-14 JP JP11845587A patent/JP2587424B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63283055A (ja) | 1988-11-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
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