JPS6225264B2 - - Google Patents
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- JPS6225264B2 JPS6225264B2 JP54130644A JP13064479A JPS6225264B2 JP S6225264 B2 JPS6225264 B2 JP S6225264B2 JP 54130644 A JP54130644 A JP 54130644A JP 13064479 A JP13064479 A JP 13064479A JP S6225264 B2 JPS6225264 B2 JP S6225264B2
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- 239000004065 semiconductor Substances 0.000 claims description 42
- 239000013078 crystal Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 17
- 239000012535 impurity Substances 0.000 description 5
- 238000000605 extraction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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Description
【発明の詳細な説明】
この発明は半導体装置に係り、更に詳しく説明
すればエミツタ結合論理半導体集積回路装置など
の論理半導体集積回路装置に用いられコレクタ直
列抵抗を有しコレクタ電極引出し端子の不要なバ
イポーラトランジスタに関するものである。
すればエミツタ結合論理半導体集積回路装置など
の論理半導体集積回路装置に用いられコレクタ直
列抵抗を有しコレクタ電極引出し端子の不要なバ
イポーラトランジスタに関するものである。
第１図はコレクタ直列抵抗を有しコレクタ電極
引出し端子の不要なバイポーラトランジスタを用
いた回路の一例を示す回路図である。
引出し端子の不要なバイポーラトランジスタを用
いた回路の一例を示す回路図である。
図において、コレクタ直列抵抗RC1を有するバ
イポーラトランジスタQ1、コレクタ直列抵抗RC2
を有するバイポーラトランジスタQ2、コレクタ
直列抵抗RC3を有するバイポーラトランジスタ
Q2、およびコレクタ直列抵抗RC4を有するバイポ
ーラトランジスタQ4は、コレクタ直列抵抗を有
しコレクタ電極引出し端子の不要なバイポーラト
ランジスタの例である。
イポーラトランジスタQ1、コレクタ直列抵抗RC2
を有するバイポーラトランジスタQ2、コレクタ
直列抵抗RC3を有するバイポーラトランジスタ
Q2、およびコレクタ直列抵抗RC4を有するバイポ
ーラトランジスタQ4は、コレクタ直列抵抗を有
しコレクタ電極引出し端子の不要なバイポーラト
ランジスタの例である。
第２図はコレクタ直列抵抗を有しコレクタ電極
引出し端子の不要な従来のバイポーラトランジス
タの一例を示す断面図である。
引出し端子の不要な従来のバイポーラトランジス
タの一例を示す断面図である。
図において、１は10〜20Ωcmの比抵抗を有する
ｐ形半導体基板、２はｐ形半導体基板１の主面部
の一部に形成された高不純物濃度のn+形埋込み
層、３はｐ形半導体基板１のn+形埋込み層２の
形成領域を除く主面部に形成されたp+形チヤネ
ルカツト層、４はp+形チヤネルカツト層３上に
設けられた第１の酸化ケイ素（SiO2）膜、５はn+
形埋込み層２の表面上に形成されコレクタ領域を
構成する低不純物濃度のn-形単結晶半導体層、
６はn-形単結晶半導体層５の表面部の一部に形
成されたp+形活性ベース領域、７は第１のSiO2
膜４の表面上の一部にn-形単結晶半導体層５の
端面に隣接するように形成されたn+形多結晶半
導体層からなるn+形コレクタ引出し用多結晶
層、８はp+形活性ベース領域６の表面部の一部
に形成されたn+形エミツタ領域、９は第１の
SiO2膜４の表面上の一部にp+形活性ベース領域
６の端面に隣接するように形成されたp+形多結
晶半導体層からなるp+形ベース引出し用多結晶
層、１０はn-形単結晶半導体層５の一部にn+形
コレクタ引出し用多結晶層７の形成時にｎ形不純
物の拡散によつてn+形コレクタ引出し用多結晶
層７とn+形埋込み層２とを接続するように形成
されたn+形コレクタ接続領域、１１は第１の
SiO2膜４の表面上の一部にn+形コレクタ引出し
用多結晶層７と所定間隔をへだてて形成された高
比抵抗のn-形多結晶半導体層からなりコレクタ
直列抵抗素子の主要部を構成するn-形抵抗素子
多結晶層、１２は第１のSiO2膜４の表面上に設
けられ、能動素子領域の、n-形単結晶半導体層
５、n+形コレクタ引出し用多結晶層７およびp+
形ベース引出し用多結晶層９と、受動素子領域の
n-形抵抗素子多結晶層１１とを分離する素子間
分離用SiO2膜、１３はp+形ベース引出し用多結
晶層９の表面上と、p+形活性ベース領域６、n+
形エミツタ領域８およびn+形コレクタ接続領域
１０を含むn-形単結晶半導体５の表面上と、n+
形コレクタ引出し用多結晶層７の表面上とにわた
つて形成された第２のSiO2膜、１４はn-形抵抗
素子多結晶層１１の表面上に第２のSiO2膜１３
と同時に形成された第３のSiO2膜、１５は第２
のSiO2膜１３を貫通してp+形ベース引出し用多
結晶層９に接続されたベース電極、１６は第２の
SiO2膜１３を貫通してn+形エミツタ領域８に接
続されたエミツタ電極、１７は第３のSiO2膜１
４を貫通してn-形抵抗素子多結晶層１１の表面
の第１の端縁部に接続されたコレクタ直列抵抗素
子の接続端子、１８は素子間分離用SiO2膜１２
の表面上に設けられ一方の端部が第３のSiO2膜
１４を貫通してn-形抵抗素子多結晶層１１の表
面の第２の端縁部に接続されるとともに、他方の
端部が第２のSiO2膜１３を貫通してn+形コレク
タ引出し用多結晶層７に接続された配線膜であ
る。
ｐ形半導体基板、２はｐ形半導体基板１の主面部
の一部に形成された高不純物濃度のn+形埋込み
層、３はｐ形半導体基板１のn+形埋込み層２の
形成領域を除く主面部に形成されたp+形チヤネ
ルカツト層、４はp+形チヤネルカツト層３上に
設けられた第１の酸化ケイ素（SiO2）膜、５はn+
形埋込み層２の表面上に形成されコレクタ領域を
構成する低不純物濃度のn-形単結晶半導体層、
６はn-形単結晶半導体層５の表面部の一部に形
成されたp+形活性ベース領域、７は第１のSiO2
膜４の表面上の一部にn-形単結晶半導体層５の
端面に隣接するように形成されたn+形多結晶半
導体層からなるn+形コレクタ引出し用多結晶
層、８はp+形活性ベース領域６の表面部の一部
に形成されたn+形エミツタ領域、９は第１の
SiO2膜４の表面上の一部にp+形活性ベース領域
６の端面に隣接するように形成されたp+形多結
晶半導体層からなるp+形ベース引出し用多結晶
層、１０はn-形単結晶半導体層５の一部にn+形
コレクタ引出し用多結晶層７の形成時にｎ形不純
物の拡散によつてn+形コレクタ引出し用多結晶
層７とn+形埋込み層２とを接続するように形成
されたn+形コレクタ接続領域、１１は第１の
SiO2膜４の表面上の一部にn+形コレクタ引出し
用多結晶層７と所定間隔をへだてて形成された高
比抵抗のn-形多結晶半導体層からなりコレクタ
直列抵抗素子の主要部を構成するn-形抵抗素子
多結晶層、１２は第１のSiO2膜４の表面上に設
けられ、能動素子領域の、n-形単結晶半導体層
５、n+形コレクタ引出し用多結晶層７およびp+
形ベース引出し用多結晶層９と、受動素子領域の
n-形抵抗素子多結晶層１１とを分離する素子間
分離用SiO2膜、１３はp+形ベース引出し用多結
晶層９の表面上と、p+形活性ベース領域６、n+
形エミツタ領域８およびn+形コレクタ接続領域
１０を含むn-形単結晶半導体５の表面上と、n+
形コレクタ引出し用多結晶層７の表面上とにわた
つて形成された第２のSiO2膜、１４はn-形抵抗
素子多結晶層１１の表面上に第２のSiO2膜１３
と同時に形成された第３のSiO2膜、１５は第２
のSiO2膜１３を貫通してp+形ベース引出し用多
結晶層９に接続されたベース電極、１６は第２の
SiO2膜１３を貫通してn+形エミツタ領域８に接
続されたエミツタ電極、１７は第３のSiO2膜１
４を貫通してn-形抵抗素子多結晶層１１の表面
の第１の端縁部に接続されたコレクタ直列抵抗素
子の接続端子、１８は素子間分離用SiO2膜１２
の表面上に設けられ一方の端部が第３のSiO2膜
１４を貫通してn-形抵抗素子多結晶層１１の表
面の第２の端縁部に接続されるとともに、他方の
端部が第２のSiO2膜１３を貫通してn+形コレク
タ引出し用多結晶層７に接続された配線膜であ
る。
ところで、このように構成された従来のバイポ
ーラトランジスタでは、n+形コレクタ引出し用
多結晶層７とn-形抵抗素子多結晶層１１とが互
いに所定間隔をへだてて形成されているので、
n-形抵抗素子多結晶層１１とn+形コレクタ引出
し用多結晶層７とを接続するために長さの長い配
線膜１８が必要であり、この配線膜１８によつ
て、大きな浮遊容量が発生する。この配線膜１８
による浮遊容量、およびn-形抵抗素子多結晶層
１１とｐ形半導体基板１との間に形成された容量
によつて、動作の高速化を図ることも、また、配
線膜１８およびn-形抵抗素子多結晶層１１によ
つて、形状の小形化を図ることも容易ではないと
いう問題があつた。
ーラトランジスタでは、n+形コレクタ引出し用
多結晶層７とn-形抵抗素子多結晶層１１とが互
いに所定間隔をへだてて形成されているので、
n-形抵抗素子多結晶層１１とn+形コレクタ引出
し用多結晶層７とを接続するために長さの長い配
線膜１８が必要であり、この配線膜１８によつ
て、大きな浮遊容量が発生する。この配線膜１８
による浮遊容量、およびn-形抵抗素子多結晶層
１１とｐ形半導体基板１との間に形成された容量
によつて、動作の高速化を図ることも、また、配
線膜１８およびn-形抵抗素子多結晶層１１によ
つて、形状の小形化を図ることも容易ではないと
いう問題があつた。
この発明は、上述の問題点に鑑みてなされたも
ので、バイポーラトランジスタのコレクタ領域を
構成する低不純物濃度の単結晶半導体層の抵抗を
コレクタ直列抵抗として利用することによつて、
上述の配線膜および抵抗素子多結晶層の省略を可
能にし、コレクタ直列抵抗を有しコレクタ電極引
出し端子の不要なバイポーラトランジスタの動作
の高速化を図るとともにその形状の小形化を図る
ことを目的とする。
ので、バイポーラトランジスタのコレクタ領域を
構成する低不純物濃度の単結晶半導体層の抵抗を
コレクタ直列抵抗として利用することによつて、
上述の配線膜および抵抗素子多結晶層の省略を可
能にし、コレクタ直列抵抗を有しコレクタ電極引
出し端子の不要なバイポーラトランジスタの動作
の高速化を図るとともにその形状の小形化を図る
ことを目的とする。
第３図はこの発明によるバイポーラトランジス
タの一実施例を示す断面図である。
タの一実施例を示す断面図である。
図において、１９はn-形単結晶半導体層５の
n+形コレクタ引出し用多結晶層７と接する部分
にn+形埋込み層コレクタ層２に接しないように
ｎ形不純物の拡散によつて形成されたn+形コン
タクト領域、１７ａは第２のSiO2膜１３を貫通
してn+形コレクタ引出し用多結晶層７に接続さ
れた接続端子である。
n+形コレクタ引出し用多結晶層７と接する部分
にn+形埋込み層コレクタ層２に接しないように
ｎ形不純物の拡散によつて形成されたn+形コン
タクト領域、１７ａは第２のSiO2膜１３を貫通
してn+形コレクタ引出し用多結晶層７に接続さ
れた接続端子である。
この実施例の構造は、第２図に示した従来例の
構造において、n-形抵抗素子多結晶層１１およ
び配線膜１８を省略し、接続端子１７としてn+
形コレクタ引出し用多結晶層７に接続された接続
端子１７ａを用いるとともに、コレクタ直列抵抗
としてn+形コンタクト領域１９とn+形埋込み層
２との間のn-形単結晶半導体層５の抵抗を用い
たものである。この実施例のコレクタ直列抵抗の
抵抗値を、n+形コンタクト領域１９とn+形埋込
み層２との間の距離を変えることによつて、容易
に所望の値にすることができる。
構造において、n-形抵抗素子多結晶層１１およ
び配線膜１８を省略し、接続端子１７としてn+
形コレクタ引出し用多結晶層７に接続された接続
端子１７ａを用いるとともに、コレクタ直列抵抗
としてn+形コンタクト領域１９とn+形埋込み層
２との間のn-形単結晶半導体層５の抵抗を用い
たものである。この実施例のコレクタ直列抵抗の
抵抗値を、n+形コンタクト領域１９とn+形埋込
み層２との間の距離を変えることによつて、容易
に所望の値にすることができる。
このようなこの実施例では、第２図に示した従
来例のようなn-形抵抗素子多結晶層１１および
配線膜１８がないので、配線膜１８による浮遊容
量およびn-形抵抗素子多結晶層１１にもとづく
容量がなく、動作の高速化を図ることができると
ともに、形状の小形化を図ることができる。
来例のようなn-形抵抗素子多結晶層１１および
配線膜１８がないので、配線膜１８による浮遊容
量およびn-形抵抗素子多結晶層１１にもとづく
容量がなく、動作の高速化を図ることができると
ともに、形状の小形化を図ることができる。
なお、この実施例において、ｎ形領域をｐ形領
域にし、ｐ形領域をｎ形領域にした場合にも、こ
の発明は適用することができる。
域にし、ｐ形領域をｎ形領域にした場合にも、こ
の発明は適用することができる。
以上、説明したように、この発明による半導体
装置では、第１伝導形の半導体基板の主面部の一
部に２伝導形の埋込み層を形成し、上記半導体基
板の上記埋込み層の形成領域を除く上記主面上に
絶縁膜を形成し、上記埋込み層の表面上に上記埋
込み層に接する部分をコレクタ領域とするバイポ
ーラトランジスタが構成される第２伝導形の単結
晶半導体層を形成し、更に、上記絶縁膜の表面上
に上記単結晶半導体層の端面に隣接し上記コレク
タ領域に接するとともに上記埋込み層に接しない
ように第２伝導形の多結晶半導体層を形成して、
上記多結晶半導体層と上記埋込み層との間の上記
単結晶半導体層の抵抗をコレクタ直列抵抗として
用いたので、従来例のような抵抗素子多結晶層お
よび配線膜が不要となるため、これらの抵抗素子
多結晶層および配線膜のそれぞれにもとづく容量
および浮遊容量がなく、動作の高速化を図ること
ができるとともに、形状の小形化を図ることがで
きる。
装置では、第１伝導形の半導体基板の主面部の一
部に２伝導形の埋込み層を形成し、上記半導体基
板の上記埋込み層の形成領域を除く上記主面上に
絶縁膜を形成し、上記埋込み層の表面上に上記埋
込み層に接する部分をコレクタ領域とするバイポ
ーラトランジスタが構成される第２伝導形の単結
晶半導体層を形成し、更に、上記絶縁膜の表面上
に上記単結晶半導体層の端面に隣接し上記コレク
タ領域に接するとともに上記埋込み層に接しない
ように第２伝導形の多結晶半導体層を形成して、
上記多結晶半導体層と上記埋込み層との間の上記
単結晶半導体層の抵抗をコレクタ直列抵抗として
用いたので、従来例のような抵抗素子多結晶層お
よび配線膜が不要となるため、これらの抵抗素子
多結晶層および配線膜のそれぞれにもとづく容量
および浮遊容量がなく、動作の高速化を図ること
ができるとともに、形状の小形化を図ることがで
きる。
第１図はコレクタ直列抵抗を有しコレクタ引出
し端子の不要なバイポーラトランジスタを用いた
回路の一例を示す回路図、第２図はコレクタ直列
抵抗を有しコレクタ電極引出しリードの不要な従
来のバイポーラトランジスタの一例を示す断面
図、第３図はこの発明によるバイポーラトランジ
スタの一実施例を示す断面図である。 図において、１はｐ形半導体基板（第１伝導形
の半導体基板）、２はn+形埋込み層（第２伝導形
の埋込み層）、４は第１のSiO2膜（絶縁膜）、５
はn+形単結晶半導体層（第２伝導形の単結晶半
導体層）、７はn+形コレクタ引出し用多結晶層
（第２伝導形の多結晶半導体層）である。なお、
図中同一符号はそれぞれ同一もしくは相当部分を
示す。
し端子の不要なバイポーラトランジスタを用いた
回路の一例を示す回路図、第２図はコレクタ直列
抵抗を有しコレクタ電極引出しリードの不要な従
来のバイポーラトランジスタの一例を示す断面
図、第３図はこの発明によるバイポーラトランジ
スタの一実施例を示す断面図である。 図において、１はｐ形半導体基板（第１伝導形
の半導体基板）、２はn+形埋込み層（第２伝導形
の埋込み層）、４は第１のSiO2膜（絶縁膜）、５
はn+形単結晶半導体層（第２伝導形の単結晶半
導体層）、７はn+形コレクタ引出し用多結晶層
（第２伝導形の多結晶半導体層）である。なお、
図中同一符号はそれぞれ同一もしくは相当部分を
示す。
Claims (1)
- １ 第１伝導形の半導体基板の主面部の一部に形
成された第２伝導形の埋込み層、上記半導体基板
の上記埋込み層の形成領域を除く上記主面上に形
成された絶縁膜、上記埋込み層の表面上に形成さ
れ上記埋込み層に接する部分をコレクタ領域とす
るバイポーラトランジスタが構成される第２伝導
形の単結晶半導体層、第２伝導形の単結晶半導体
層上面に接するベース、上記絶縁膜の表面上に上
記単結晶半導体層の端面に隣接し上記コレクタ領
域に接するとともに上記埋込み層に接しないよう
に形成された第２伝導形の多結晶半導体層を備
え、前記第２伝導形の単結晶半導体層のベースの
下面に接する部分は厚みを薄く形成し、ベースよ
り外方に延在する部分はコレクタ抵抗としての必
要な抵抗値を有する形状に形成することによつて
上記多結晶半導体層と上記埋込み層との間の上記
単結晶半導体層の抵抗をコレクタ直列抵抗とした
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13064479A JPS5654063A (en) | 1979-10-08 | 1979-10-08 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13064479A JPS5654063A (en) | 1979-10-08 | 1979-10-08 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5654063A JPS5654063A (en) | 1981-05-13 |
| JPS6225264B2 true JPS6225264B2 (ja) | 1987-06-02 |
Family
ID=15039173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13064479A Granted JPS5654063A (en) | 1979-10-08 | 1979-10-08 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5654063A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3545244A1 (de) * | 1985-12-20 | 1987-06-25 | Licentia Gmbh | Strukturierter halbleiterkoerper |
| JPH0332028A (ja) * | 1989-06-29 | 1991-02-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5476677U (ja) * | 1977-11-11 | 1979-05-31 |
-
1979
- 1979-10-08 JP JP13064479A patent/JPS5654063A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5654063A (en) | 1981-05-13 |
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