JP3083391B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3083391B2 JP3083391B2 JP04049237A JP4923792A JP3083391B2 JP 3083391 B2 JP3083391 B2 JP 3083391B2 JP 04049237 A JP04049237 A JP 04049237A JP 4923792 A JP4923792 A JP 4923792A JP 3083391 B2 JP3083391 B2 JP 3083391B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にＩＩＬ素子を有するバイポーラ型の集積回路に関す
るものである。
特にＩＩＬ素子を有するバイポーラ型の集積回路に関す
るものである。
【０００２】
【従来の技術】ＩＩＬは逆方向構造の縦型トランジスタ
（例えばＮＰＮトランジスタ）と、このトランジスタの
ベースをコレクタとする相補型の横型トランジスタ（Ｐ
ＮＰトランジスタ）との複合構造を持つ論理素子であ
る。そして横型トランジスタが逆方向構造の縦型トラン
ジスタのベースに電荷を注入するインジェクタとして動
作し、逆方向構造の縦型トランジスタがインバータとし
て動作する。このためＩＩＬは論理振幅が小さく、比較
的高速かつ低消費電力の動作ができる。さらに、ＩＩＬ
はバイポーラプロセス技術によって形成されることか
ら、同一チップ上に容易に他のバイポーラ回路、例えば
高速ＥＣＬやリニア回路を集積することができる。
（例えばＮＰＮトランジスタ）と、このトランジスタの
ベースをコレクタとする相補型の横型トランジスタ（Ｐ
ＮＰトランジスタ）との複合構造を持つ論理素子であ
る。そして横型トランジスタが逆方向構造の縦型トラン
ジスタのベースに電荷を注入するインジェクタとして動
作し、逆方向構造の縦型トランジスタがインバータとし
て動作する。このためＩＩＬは論理振幅が小さく、比較
的高速かつ低消費電力の動作ができる。さらに、ＩＩＬ
はバイポーラプロセス技術によって形成されることか
ら、同一チップ上に容易に他のバイポーラ回路、例えば
高速ＥＣＬやリニア回路を集積することができる。
【０００３】このＩＩＬを高速動作させるには逆方向構
造トランジスタのエミッタおよびベース領域に蓄積され
る少数電荷を低減することが重要である。例えば特公平
２−２２５４４号に示されているように、バイポーラプ
ロセスの素子分離に用いる厚い酸化膜でＩＩＬ素子を取
り囲むことにより、エミッタ領域の蓄積電荷を大幅に低
減できる。
造トランジスタのエミッタおよびベース領域に蓄積され
る少数電荷を低減することが重要である。例えば特公平
２−２２５４４号に示されているように、バイポーラプ
ロセスの素子分離に用いる厚い酸化膜でＩＩＬ素子を取
り囲むことにより、エミッタ領域の蓄積電荷を大幅に低
減できる。
【０００４】図２（ａ）〜（ｃ）に従来技術によるＩＩ
Ｌの構造図を示す。図２（ａ）は平面図、図２（ｂ）は
図２（ａ）中のＡ−Ａ’、図２（ｃ）はＢ−Ｂ’に沿っ
た断面図を示す。
Ｌの構造図を示す。図２（ａ）は平面図、図２（ｂ）は
図２（ａ）中のＡ−Ａ’、図２（ｃ）はＢ−Ｂ’に沿っ
た断面図を示す。
【０００５】逆方向構造の縦型ＮＰＮトランジスタのエ
ミッタを構成する高不純物濃度のＮ型シリコン基板１上
に、同じく逆方向構造の縦型ＮＰＮトランジスタのエミ
ッタおよび横型ＰＮＰトランジスタのベースを構成する
Ｎ型エピタキシャル層２が成長されている。逆方向構造
の縦型ＮＰＮトランジスタのベースと横型ＰＮＰトラン
ジスタのコレクタを兼ねたＰ型拡散層３と、インジェク
タとなる横型ＰＮＰトランジスタのエミッタを構成する
Ｐ型拡散層４が、Ｎ型エピタキシャル層２中に形成され
ている。素子分離領域にはＰ型拡散層３、４と接してＩ
ＩＬ素子を取り囲むように素子分離ＬＯＣＯＳ膜５が形
成されており、縦型ＮＰＮトランジスタのエミッタ蓄積
電荷等の低減を図っている。
ミッタを構成する高不純物濃度のＮ型シリコン基板１上
に、同じく逆方向構造の縦型ＮＰＮトランジスタのエミ
ッタおよび横型ＰＮＰトランジスタのベースを構成する
Ｎ型エピタキシャル層２が成長されている。逆方向構造
の縦型ＮＰＮトランジスタのベースと横型ＰＮＰトラン
ジスタのコレクタを兼ねたＰ型拡散層３と、インジェク
タとなる横型ＰＮＰトランジスタのエミッタを構成する
Ｐ型拡散層４が、Ｎ型エピタキシャル層２中に形成され
ている。素子分離領域にはＰ型拡散層３、４と接してＩ
ＩＬ素子を取り囲むように素子分離ＬＯＣＯＳ膜５が形
成されており、縦型ＮＰＮトランジスタのエミッタ蓄積
電荷等の低減を図っている。
【０００６】逆方向構造の縦型ＮＰＮトランジスタのベ
ースを構成するＰ型拡散層３中にはＮ型拡散層６が形成
されており、逆方向構造の縦型ＮＰＮトランジスタのコ
レクタを構成している。さらに図２中には、表面保護膜
７、各電極引出し部開口８および各電極引出し９を示し
ている。
ースを構成するＰ型拡散層３中にはＮ型拡散層６が形成
されており、逆方向構造の縦型ＮＰＮトランジスタのコ
レクタを構成している。さらに図２中には、表面保護膜
７、各電極引出し部開口８および各電極引出し９を示し
ている。
【０００７】
【発明が解決しようとする課題】上記従来の技術では図
２（ｂ）に示すように、横型ＰＮＰトランジスタのエミ
ッタ接合とコレクタ接合との間をＩＩＬ素子を取り囲ん
だ素子分離ＬＯＣＯＳ膜５が横切っている。したがっ
て、素子分離ＬＯＣＯＳ膜５近傍の横型ＰＮＰトランジ
スタのベースを構成するＮ型エピタキシャル層２で、素
子分離ＬＯＣＯＳ膜５形成時の結晶欠陥や、素子分離Ｌ
ＯＣＯＳ膜５および表面保護膜７近傍の低不純物濃度部
分での空乏化と表面反転等に伴う、横型ＰＮＰトランジ
スタのコレクタエミッタ間リーク電流が問題となる。素
子の微細化、低動作電流化に伴い、この横型ＰＮＰトラ
ンジスタのコレクタエミッタ間リーク電流に対する許容
値はさらに厳しくなることに対応できないという問題点
がある。
２（ｂ）に示すように、横型ＰＮＰトランジスタのエミ
ッタ接合とコレクタ接合との間をＩＩＬ素子を取り囲ん
だ素子分離ＬＯＣＯＳ膜５が横切っている。したがっ
て、素子分離ＬＯＣＯＳ膜５近傍の横型ＰＮＰトランジ
スタのベースを構成するＮ型エピタキシャル層２で、素
子分離ＬＯＣＯＳ膜５形成時の結晶欠陥や、素子分離Ｌ
ＯＣＯＳ膜５および表面保護膜７近傍の低不純物濃度部
分での空乏化と表面反転等に伴う、横型ＰＮＰトランジ
スタのコレクタエミッタ間リーク電流が問題となる。素
子の微細化、低動作電流化に伴い、この横型ＰＮＰトラ
ンジスタのコレクタエミッタ間リーク電流に対する許容
値はさらに厳しくなることに対応できないという問題点
がある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明の半導体集積回路は、第１導電型の高濃度の半
導体基板上に形成された第１導電型の低濃度の半導体層
と、前記半導体層表面の素子領域を取り囲む素子分離領
域に形成された絶縁膜と、前記素子領域中で前記絶縁膜
と接する境界領域を含む所定領域に形成された第２導電
型の第１の拡散層と、前記素子領域中で前記第１の拡散
層に取り囲まれた領域に形成されて前記半導体層により
前記第１の拡散層と電気的に分離された第２導電型の第
２の拡散層とからなり、前記第１の拡散層がＩＩＬの横
型トランジスタのコレクタおよび縦型トランジスタのベ
ースであって、前記第２の拡散層がＩＩＬの横型トラン
ジスタのエミッタである。
に本発明の半導体集積回路は、第１導電型の高濃度の半
導体基板上に形成された第１導電型の低濃度の半導体層
と、前記半導体層表面の素子領域を取り囲む素子分離領
域に形成された絶縁膜と、前記素子領域中で前記絶縁膜
と接する境界領域を含む所定領域に形成された第２導電
型の第１の拡散層と、前記素子領域中で前記第１の拡散
層に取り囲まれた領域に形成されて前記半導体層により
前記第１の拡散層と電気的に分離された第２導電型の第
２の拡散層とからなり、前記第１の拡散層がＩＩＬの横
型トランジスタのコレクタおよび縦型トランジスタのベ
ースであって、前記第２の拡散層がＩＩＬの横型トラン
ジスタのエミッタである。
【０００９】
【作用】本発明の半導体集積回路によると、ＩＩＬ素子
を取り囲む素子分離ＬＯＣＯＳ膜は、横型ＰＮＰトラン
ジスタのエミッタ接合とコレクタ接合との間を横切らな
い。したがって、素子分離ＬＯＣＯＳ膜近傍の結晶欠陥
や低不純物濃度に伴う空乏化部分、表面反転部分等か
ら、横型ＰＮＰトランジスタのベースを遠ざけることが
できる。そして、横型ＰＮＰトランジスタのコレクタ領
域がエミッタ領域を取り囲むことでコレクタに対向した
エミッタ長を長くとれるので、エミッタ電流を効率良く
コレクタに流すことができる。
を取り囲む素子分離ＬＯＣＯＳ膜は、横型ＰＮＰトラン
ジスタのエミッタ接合とコレクタ接合との間を横切らな
い。したがって、素子分離ＬＯＣＯＳ膜近傍の結晶欠陥
や低不純物濃度に伴う空乏化部分、表面反転部分等か
ら、横型ＰＮＰトランジスタのベースを遠ざけることが
できる。そして、横型ＰＮＰトランジスタのコレクタ領
域がエミッタ領域を取り囲むことでコレクタに対向した
エミッタ長を長くとれるので、エミッタ電流を効率良く
コレクタに流すことができる。
【００１０】
【実施例】以下本発明の一実施例について、図１（ａ）
〜（ｃ）に基づいて説明する。図１（ａ）は平面図、図
１（ｂ）は図１（ａ）中のＥ−Ｅ’、図１（ｃ）はＦ−
Ｆ’に沿った断面図を示す。
〜（ｃ）に基づいて説明する。図１（ａ）は平面図、図
１（ｂ）は図１（ａ）中のＥ−Ｅ’、図１（ｃ）はＦ−
Ｆ’に沿った断面図を示す。
【００１１】Ｎ型シリコン基板２１は砒素あるいはアン
チモンの不純物濃度が１×１０18〜１×１０19ｃｍ-3ド
ーピングされている。Ｎ型シリコン基板２１は逆方向構
造の縦型ＮＰＮトランジスタのエミッタとなる。Ｎ型シ
リコン基板２１上に、同じく逆方向構造の縦型ＮＰＮト
ランジスタのエミッタおよび横型ＰＮＰトランジスタの
ベースとなるＮ型エピタキシャル層２２が形成されてい
る。Ｎ型エピタキシャル層２２は砒素あるいはリンの不
純物濃度が１×１０16ｃｍ-3程度ドーピングされてお
り、その膜厚は１.０〜１.５μｍである。Ｎ型エピタキ
シャル層２２内には、逆方向構造の縦型ＮＰＮトランジ
スタのベースと横型ＰＮＰトランジスタのコレクタを兼
ねたＰ型拡散層２３が形成されている。Ｐ型拡散層２３
の不純物はボロンであり、その表面濃度が１×１０17〜
１×１０18ｃｍ-3で接合深さが０.５〜１.０μｍであ
る。またＮ型エピタキシャル層２２内で、かつＰ型拡散
層２３と離れた位置にインジェクタとなる横型ＰＮＰト
ランジスタのエミッタであるＰ型拡散層２４が形成され
ている。Ｐ型拡散層２４の不純物はボロンで表面濃度が
１×１０17〜１×１０18ｃｍ-3で、その接合深さが０.
５〜１.０μｍである。Ｐ型拡散層２３と接してＩＩＬ
素子を取り囲むように素子分離領域となる素子分離ＬＯ
ＣＯＳ膜２５が形成されている。その膜厚は１.２〜１.
８μｍである。
チモンの不純物濃度が１×１０18〜１×１０19ｃｍ-3ド
ーピングされている。Ｎ型シリコン基板２１は逆方向構
造の縦型ＮＰＮトランジスタのエミッタとなる。Ｎ型シ
リコン基板２１上に、同じく逆方向構造の縦型ＮＰＮト
ランジスタのエミッタおよび横型ＰＮＰトランジスタの
ベースとなるＮ型エピタキシャル層２２が形成されてい
る。Ｎ型エピタキシャル層２２は砒素あるいはリンの不
純物濃度が１×１０16ｃｍ-3程度ドーピングされてお
り、その膜厚は１.０〜１.５μｍである。Ｎ型エピタキ
シャル層２２内には、逆方向構造の縦型ＮＰＮトランジ
スタのベースと横型ＰＮＰトランジスタのコレクタを兼
ねたＰ型拡散層２３が形成されている。Ｐ型拡散層２３
の不純物はボロンであり、その表面濃度が１×１０17〜
１×１０18ｃｍ-3で接合深さが０.５〜１.０μｍであ
る。またＮ型エピタキシャル層２２内で、かつＰ型拡散
層２３と離れた位置にインジェクタとなる横型ＰＮＰト
ランジスタのエミッタであるＰ型拡散層２４が形成され
ている。Ｐ型拡散層２４の不純物はボロンで表面濃度が
１×１０17〜１×１０18ｃｍ-3で、その接合深さが０.
５〜１.０μｍである。Ｐ型拡散層２３と接してＩＩＬ
素子を取り囲むように素子分離領域となる素子分離ＬＯ
ＣＯＳ膜２５が形成されている。その膜厚は１.２〜１.
８μｍである。
【００１２】逆方向構造の縦型ＮＰＮトランジスタのベ
ースを構成するＰ型拡散層２３中にはＮ型拡散層２６が
形成されている。Ｎ型拡散層２６はその不純物が砒素あ
るいはリンで表面濃度１×１０20ｃｍ-3程度で接合深さ
０.２〜０.５μｍである。これは逆方向構造の縦型ＮＰ
Ｎトランジスタのコレクタを構成している。さらに図１
中には、表面保護膜となる厚さ１００〜２００ｎｍの酸
化膜２７と、その酸化膜２７に設けられた各電極引出し
部開口２８およびアルミニウムにより形成された各電極
引出し２９が形成されている。
ースを構成するＰ型拡散層２３中にはＮ型拡散層２６が
形成されている。Ｎ型拡散層２６はその不純物が砒素あ
るいはリンで表面濃度１×１０20ｃｍ-3程度で接合深さ
０.２〜０.５μｍである。これは逆方向構造の縦型ＮＰ
Ｎトランジスタのコレクタを構成している。さらに図１
中には、表面保護膜となる厚さ１００〜２００ｎｍの酸
化膜２７と、その酸化膜２７に設けられた各電極引出し
部開口２８およびアルミニウムにより形成された各電極
引出し２９が形成されている。
【００１３】ここで図１（ａ）や図１（ｂ）、図１
（ｃ）に示されるように、横型ＰＮＰトランジスタのコ
レクタを構成するＰ型拡散層２３は、素子領域中で素子
分離ＬＯＣＯＳ膜２５に接する境界領域を含む所定領域
に形成されている。そして、横型ＰＮＰトランジスタの
エミッタを構成するＰ型拡散層２４を取り囲んでいる。
さらに横型ＰＮＰトランジスタのエミッタを構成するＰ
型拡散層２４は、横型ＰＮＰトランジスタのベースを構
成するＮ型エピタキシャル層２２により、横型ＰＮＰト
ランジスタのコレクタを構成するＰ型拡散層２３や素子
分離ＬＯＣＯＳ膜２５から電気的に分離されている。
（ｃ）に示されるように、横型ＰＮＰトランジスタのコ
レクタを構成するＰ型拡散層２３は、素子領域中で素子
分離ＬＯＣＯＳ膜２５に接する境界領域を含む所定領域
に形成されている。そして、横型ＰＮＰトランジスタの
エミッタを構成するＰ型拡散層２４を取り囲んでいる。
さらに横型ＰＮＰトランジスタのエミッタを構成するＰ
型拡散層２４は、横型ＰＮＰトランジスタのベースを構
成するＮ型エピタキシャル層２２により、横型ＰＮＰト
ランジスタのコレクタを構成するＰ型拡散層２３や素子
分離ＬＯＣＯＳ膜２５から電気的に分離されている。
【００１４】また、逆方向構造の縦型ＮＰＮトランジス
タのベースと横型ＰＮＰトランジスタのコレクタを兼ね
たＰ型拡散層２３の側壁は、素子分離ＬＯＣＯＳ膜２５
により覆い、ＩＩＬゲートの高速動作に最も効果のある
縦型ＮＰＮトランジスタのエミッタ蓄積電荷の低減を図
っている。
タのベースと横型ＰＮＰトランジスタのコレクタを兼ね
たＰ型拡散層２３の側壁は、素子分離ＬＯＣＯＳ膜２５
により覆い、ＩＩＬゲートの高速動作に最も効果のある
縦型ＮＰＮトランジスタのエミッタ蓄積電荷の低減を図
っている。
【００１５】さらに、横型ＰＮＰトランジスタのコレク
タを構成するＰ型拡散層２３は、横型ＰＮＰトランジス
タのエミッタを構成するＰ型拡散層２４を取り囲んでい
る。このためコレクタに対向したエミッタ長を長くとる
と同時に、エミッタ電流を効率良くコレクタに流すこと
ができる。すなわちインジェクタとなる横型ＰＮＰトラ
ンジスタの特に大電流での特性改善を図っている。
タを構成するＰ型拡散層２３は、横型ＰＮＰトランジス
タのエミッタを構成するＰ型拡散層２４を取り囲んでい
る。このためコレクタに対向したエミッタ長を長くとる
と同時に、エミッタ電流を効率良くコレクタに流すこと
ができる。すなわちインジェクタとなる横型ＰＮＰトラ
ンジスタの特に大電流での特性改善を図っている。
【００１６】
【発明の効果】以上説明したように本発明の半導体集積
回路によると、ＩＩＬ素子を取り囲む素子分離ＬＯＣＯ
Ｓ膜が、横型トランジスタのエミッタ接合とコレクタ接
合との間を横切らず、素子分離ＬＯＣＯＳ膜近傍の結晶
欠陥や低不純物濃度に伴う空乏化部分、表面反転部分等
から、横型トランジスタのベースを遠ざけることができ
る。したがって、ＩＩＬ素子を素子分離ＬＯＣＯＳ膜で
取り囲み、逆方向構造トランジスタのエミッタ領域の蓄
積電荷を低減することにより、ＩＩＬの動作速度の改善
を図っても、結晶欠陥や低不純物濃度に伴う横型トラン
ジスタのコレクタエミッタ間リーク電流は問題とならな
い。そして、横型ＰＮＰトランジスタのコレクタ領域が
エミッタ領域を取り囲むことでコレクタに対向したエミ
ッタ長を長 くとれるので、エミッタ電流を効率良くコレ
クタに流すことができる。したがって、インジェクタと
なる横型ＰＮＰトランジスタの特に大電流動作での特性
はさらに改善される。
回路によると、ＩＩＬ素子を取り囲む素子分離ＬＯＣＯ
Ｓ膜が、横型トランジスタのエミッタ接合とコレクタ接
合との間を横切らず、素子分離ＬＯＣＯＳ膜近傍の結晶
欠陥や低不純物濃度に伴う空乏化部分、表面反転部分等
から、横型トランジスタのベースを遠ざけることができ
る。したがって、ＩＩＬ素子を素子分離ＬＯＣＯＳ膜で
取り囲み、逆方向構造トランジスタのエミッタ領域の蓄
積電荷を低減することにより、ＩＩＬの動作速度の改善
を図っても、結晶欠陥や低不純物濃度に伴う横型トラン
ジスタのコレクタエミッタ間リーク電流は問題とならな
い。そして、横型ＰＮＰトランジスタのコレクタ領域が
エミッタ領域を取り囲むことでコレクタに対向したエミ
ッタ長を長 くとれるので、エミッタ電流を効率良くコレ
クタに流すことができる。したがって、インジェクタと
なる横型ＰＮＰトランジスタの特に大電流動作での特性
はさらに改善される。
【図１】本発明の一実施例である半導体集積回路を示す
構成図
構成図
【図２】従来の半導体集積回路を示す構成図
【符号の説明】２１ Ｎ型シリコン基板２２ Ｎ型エピタキシャル層２３ Ｐ型拡散層２４ Ｐ型拡散層２５ 素子分離ＬＯＣＯＳ膜２６ Ｎ型拡散層２７ 酸化膜２８ 電極引出し部開口２９ 電極引出し
Claims (1)
- 【請求項１】 第１導電型の高濃度の半導体基板上に形
成された第１導電型の低濃度の半導体層と、前記半導体
層表面の素子領域を取り囲む素子分離領域に形成された
絶縁膜と、前記素子領域中で前記絶縁膜と接する境界領
域を含む所定領域に形成された第２導電型の第１の拡散
層と、前記素子領域中で前記第１の拡散層に取り囲まれ
た領域に形成されて前記半導体層により前記第１の拡散
層と電気的に分離された第２導電型の第２の拡散層とか
らなり、前記第１の拡散層がＩＩＬの横型トランジスタ
のコレクタおよび縦型トランジスタのベースであって、
前記第２の拡散層がＩＩＬの横型トランジスタのエミッ
タであることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04049237A JP3083391B2 (ja) | 1992-03-06 | 1992-03-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04049237A JP3083391B2 (ja) | 1992-03-06 | 1992-03-06 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05251648A JPH05251648A (ja) | 1993-09-28 |
| JP3083391B2 true JP3083391B2 (ja) | 2000-09-04 |
Family
ID=12825282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04049237A Expired - Fee Related JP3083391B2 (ja) | 1992-03-06 | 1992-03-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3083391B2 (ja) |
-
1992
- 1992-03-06 JP JP04049237A patent/JP3083391B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05251648A (ja) | 1993-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |