JPH0637262A

JPH0637262A - 半導体装置

Info

Publication number: JPH0637262A
Application number: JP5112732A
Authority: JP
Inventors: Masaaki Kato; 昌明加藤
Original assignee: Toyoda Automatic Loom Works Ltd
Current assignee: Toyota Industries Corp
Priority date: 1992-05-18
Filing date: 1993-05-14
Publication date: 1994-02-10
Also published as: TW223180B

Abstract

(57)【要約】【目的】１つの半導体チップにハーフブリッジ回路を
構成しながら、装置全体の形状を小型化するとともにそ
の性能が低下しないようにする。【構成】１つの半導体チップにｎ⁺型半導体規範１１
を共通コレクタ・カソード領域として、ｐ型領域１４を
ベース領域且つｎ⁺型領域１５をエミッタ領域としてｎ
ｐｎトランジスタを縦型に形成するとともに、ｎ型領域
１７を下領域且つｐ⁺型領域１８をアノード領域として
ｐｎｐｎサイリスタを縦型に形成してハーフブリッジ回
路を構成する。上アーム及び下アームとも縦型であるか
ら、面積効率、電流増幅率、電流容量の点で優れてい
る。特に絶縁層を設けなくても上アームと下アーム間の
絶縁が保たれる。分離領域であるｎ^-型領域１２ｂ及び
ｎ⁺型領域１３を設け、漏れ電流を抑制する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電力制御用の半導体装
置に係り、特には、ハーフブリッジ回路を形成するサイ
リスタとバイポーラトランジスタが、もしくはＩＧＢＴ
とＭＯＳが、１つの半導体チップに縦型構造に構成され
た半導体装置に関する。

【０００２】

【従来の技術】従来より、モータの正逆回転制御等のた
めＨブリッジ回路が使用されている。図１２にＨブリッ
ジ回路の概略図を示す。例えば矢印Ｊ₁方向に電流が流
れたときモータＭは正回転し、矢印Ｊ₂方向に電流が流
れたときモータＭは逆回転する。

【０００３】そして、これらのＨブリッジ回路は、個別
にトランジスタが形成されている半導体チップを各々組
み合わせてそれらのトランジスタ間を配線により接続し
て形成されていた。

【０００４】この場合、Ｈブリッジ回路の片側半分であ
るハーフブリッジ回路を形成する各々のトランジスタを
１つの半導体チップに集積化できれば、装置の小型化が
図れる。その際、電流が半導体規範を貫通して流れるタ
イプの性能の良い縦型構造のトランジスタのみを用いて
ハーフブリッジ回路を形成するのが最適である。しか
し、ハーフブリッジ回路の上アーム、下アームを形成す
る各々のトランジスタを電気的に分離しなければならな
いことから、１つ半導体チップにハーフブリッジ回路を
構成することは難しかった。

【０００５】図１３は、従来の一般的なハーフブリッジ
回路を示す図で、(a) はその概略構成例、(b) はその等
価回路である。図１３(a) に示すように、従来のハーフ
ブリッジ回路は、縦型ｐｎｐトランジスタが形成された
半導体チップ７１と、縦型ｎｐｎトランジスタが形成さ
れた半導体チップ７２と、制御用ＩＣが形成された半導
体チップ７３の３チップを、基板７４上に組み付けて、
構成していた。

【０００６】そして、図１３(b) に示すように、例えば
上アームであるｐｎｐトランジスタのコレクタと下アー
ムであるｎｐｎトランジスタのコレクタの接続点よりハ
ーフブリッジ出力を得ていた。

【０００７】図１４(a) は、２つのトランジスタを無理
に１つの半導体チップにハーフブリッジ回路を構成して
形成した半導体装置の内部構造を示す断面図であり、図
１４(b) はその等価回路を示す。

【０００８】同図(a) に示すように、ｎ⁺型半導体基板
８１の一方の上部にｎ^-型領域８２が形成され、該ｎ^-
型領域８２の上部にｐ⁺型領域８３が形成され、また該
ｐ⁺型領域８３の表層にｎ⁺型領域８４が形成されてい
る。

【０００９】また、ｎ⁺型半導体基板８１の他方の上部
には、ｐ型分離領域８５を介して上記ｎ^-型領域８２と
絶縁分離されたｎ^-型領域８６が形成され、該ｎ^-型領
域８６の上部に各々ｐ⁺型領域８７，８８，８９、及び
ｎ⁺型領域９０が形成されている。

【００１０】上記ｎ⁺型領域８１、ｐ⁺型領域８３、ｎ
⁺型領域８４は、縦型構造のｎｐｎトランジスタの各々
コレクタ領域、ベース領域、エミッタ領域となってい
る。そして、ｎ⁺型領域８１の下面からはコレクタ端子
Ｃ_vが、ｐ⁺型領域８３の上面からはベース端子Ｂ
_vが、ｎ⁺型領域８４の上面からはエミッタ端子Ｅ_vが
引き出されている。また、ｐ型分離領域８５から接地端
子Ｔ_Gが引き出され、該接地端子Ｔ_Gとエミッタ端子Ｅ
_vとが接続されてｎｐｎトランジスタはエミッタ接地と
なっている。

【００１１】また、上記ｐ⁺型領域８７，８８、ｎ⁺型
領域９０、ｐ⁺型領域８９は、横型構造のｐｎｐトラン
ジスタの各々コレクタ領域、ベース領域、エミッタ領域
となっている。また、ｐ⁺型領域８７，８８の上面から
はコレクタ端子Ｃ_lが、ｎ⁺型領域９０の上面からはベ
ース端子Ｂ_lが、ｐ⁺型領域８９の上面からはエミッタ
端子Ｅ_lが引き出されている。そしてｎｐｎトランジス
タのコレクタ端子Ｃ_vとｐｎｐトランジスタのコレクタ
端子Ｃ_lとが接続され、その接続部よりハーフブリッジ
出力端子Ｔ_Hが延設されている。

【００１２】同図(b) に示した等価回路で示すと、上ア
ームであるｐｎｐトランジスタは横型構造の素子として
形成され、下アームであるｎｐｎトランジスタは縦型構
造の素子として形成されている。そして、両コレクタ端
子Ｃ_vとＣ_lの接続部より延設された端子Ｔ_Hからハー
フブリッジ出力が得られるようになっている。

【００１３】

【発明が解決しようとする課題】ところで、上記のよう
に、２つのトランジスタを無理に１つの半導体チップに
ハーフブリッジ回路を構成して形成する場合は、上、下
アームの何れかのトランジスタを横型構造の素子として
形成しなくてはならない。尚、図１４に示した例では、
上アームであるｐｎｐトランジスタが横型構造の素子で
あった。

【００１４】このような構成の半導体装置においては、
図示しないが制御回路も同一半導体チップ上に搭載でき
て都合が良いようである。しかし、半導体チップの大き
さが、横型構造のトランジスタの大きさによって支配さ
れてしまい大きくなってしまうという問題点を有してい
る。また、横型構造の素子と縦型構造の素子とを電気的
に分離する層を設ける必要があり、この点でも半導体チ
ップの小型化の要請に反することとなっていた。

【００１５】また、一般に電流が半導体基板の表面部を
ながれる横型構造のトランジスタの方が、電流が半導体
基板を貫通して流れる縦型構造のトランジスタよりも、
電流増幅率及び電流容量の点で非常に劣っている。よっ
て、上記ハーフブリッジ回路が構成される半導体装置全
体の性能が、能力の劣る横型構造の素子によって定めら
れることになる結果、その特性が引き下げられてしまう
という問題点をも有していた。従って、２つのトランジ
スタを無理に１つの半導体チップにハーフブリッジ回路
を構成して形成しても、それほど利点は得られない。

【００１６】本発明の課題は、１つの半導体チップにハ
ーフブリッジ回路を構成しながら、半導体装置全体の形
状が小型に形成できるようにするとともに、その性能が
低下しないようにすることである。

【００１７】

【課題を解決するための手段】請求項１記載の発明は、
同一半導体基板上に、２素子の内の一方が縦型構造のサ
イリスタから成り、他方が縦型構造のバイポーラトラン
ジスタから成るハーフブリッジ回路が形成された半導体
装置であって、前記サイリスタの第１導電型のカソード
領域と前記バイポーラトランジスタの第１導電型のコレ
クタ領域に共通となる共通領域と、前記サイリスタの第
２導電型の中間層と前記第１導電型の共通領域との間に
形成される第１導電型の第１の分離領域と、前記サイリ
スタの第２導電型の中間層と、前記バイポーラトランジ
スタの第２導電型のベース領域の間に介在された前記第
１の分離領域内に形成される第１導電型の第２の分離領
域と、を備えたこと特徴とする。

【００１８】請求項２記載の発明は、同一半導体チップ
上に、上アームが縦型構造のｐチャネルＩＧＢＴから成
り下アームがｎチャネルＭＯＳから成るハーフブリッジ
回路が形成された半導体装置であって、前記ｐチャネル
ＩＧＢＴのｎエミッタ領域と前記ｎチャネルＭＯＳのド
レイン領域に共通となるｎ型共通領域と、前記ｐチャネ
ルＩＧＢＴのｐベース領域と前記ｎ型共通領域との間に
形成されるｎ型の第１の分離領域と、前記ｐチャネルＩ
ＧＢＴのｐベース領域と前記ｎチャネルＭＯＳのｐ型ボ
ディとの間に介在された前記第１の分離領域内に形成さ
れるｎ型の第２の分離領域と、を備えたことを特徴とす
る。

【００１９】請求項３記載の発明は、同一半導体チップ
上に、上アームが縦型構造のｐチャネルＭＯＳから成り
下アームがｎチャネルＩＧＢＴから成るハーフブリッジ
回路が形成された半導体装置であって、前記ｐチャネル
ＭＯＳのドレイン領域と前記ｎチャネルＩＧＢＴのｐエ
ミッタ領域に共通となるｐ型共通領域と、前記ｎチャネ
ルＩＧＢＴのｎベース領域と前記ｐ型共通領域との間に
形成されるｐ型の第１の分離領域と、前記ｐチャネルＭ
ＯＳのｎ型ボディと前記ｎチャネルＩＧＢＴのｎベース
領域との間に介在された前記第１の分離領域内に形成さ
れるｐ型の第２の分離領域と、を備えたことを特徴とす
る。

【００２０】

【作用】請求項１記載の発明においては、ハーフブリッ
ジ回路の一方をサイリスタ他方をバイポーラトランジス
タとして、サイリスタの第１導電型のカソード領域とバ
イポーラトランジスタの第１導電型のコレクタ領域を共
通領域として同一半導体チップに縦型に形成している。
そして、上記共通領域からハーフブリッジ出力を得てい
る。

【００２１】この場合、縦型構造の面積効率の良いこと
と、特に上アームと下アームとを電気的に分離する層を
設けなくて良いことから、半導体チップの小型化が図ら
れ、ひいてはコストの低減化が図られる。また、縦型構
造のため電流増幅率及び電流容量が良く上アーム及び下
アームの能力を最大効率に引き出すことができる。

【００２２】請求項２記載の発明においては、ハーフブ
リッジ回路の上アームをｐチャネルＩＧＢＴとして、下
アームをｎチャネルＭＯＳとして、ｐチャネルＩＧＢＴ
のｎエミッタ領域とｎチャネルＭＯＳのドレイン領域を
共通領域として同一半導体チップに縦型に構成してい
る。そして、上記共通領域からハーフブリッジ出力を得
ている。

【００２３】請求項３記載の発明においては、ハーフブ
リッジ回路の上アームをｐチャネルＭＯＳとして、下ア
ームをＮチャネルＩＧＢＴとして、ｐチャネルＭＯＳの
ドレイン領域とｎチャネルＩＧＢＴのｐエミッタ領域を
共通領域として同一半導体チップに縦型に構成してい
る。そして、上記共通領域からハーフブリッジ出力を得
ている。

【００２４】よって、請求項２及び請求項３記載の発明
においても、請求項１記載の発明と同様、半導体チップ
の小型化、コストの低減化が図られる。また、電流増幅
率及び電流容量が良く、上アーム及び下アームの能力を
最大効率に引き出すことができる。

【００２５】さらに、請求項１記載の発明は、サイリス
タの中間層の領域と共通領域との間に形成された分離領
域、及びサイリスタの中間層の領域とバイポーラトラン
ジスタのベース領域との間に形成された分離領域を備え
ているから、寄性ｐｎｐ構造或いは寄性ｎｐｎ構造が形
成されて漏れ電流が流れるのを抑制することができる。

【００２６】請求項２記載の発明は、ｐチャネルＩＧＢ
Ｔのｐベース領域とｎ型共通領域との間に形成される分
離領域、及びｐチャネルＩＧＢＴのｐベース領域とｎチ
ャネルＭＯＳのｐ型ボディとの間に形成された分離領域
を備えている。

【００２７】請求項３記載の発明は、ｎチャネルのＩＧ
ＢＴのベース領域とｐ型共通領域との間に形成される分
離領域、及びｐチャネルＭＯＳのｎ型ボディとｎチャネ
ルＩＧＢＴのｎベース領域との間に形成された分離領域
を備えている。

【００２８】よって、請求項２及び請求項３記載の発明
においても、請求項１記載の発明と同様、寄性ｐｎｐ構
造あるいは寄性ｎｐｎ構造が形成されて漏れ電流が流れ
るのを抑制することができる。

【００２９】

【実施例】以下、本発明の実施例について、図面を参照
しながら詳細に説明する。図１(a) は、本発明の第１の
実施例の半導体装置の内部構造を示す断面図であり、図
１(b) はその等価回路を示す。

【００３０】図１(a) に示すように、シリコン等のｎ⁺
型半導体基板１１の上部に例えばエピタキシャル成長が
施されてｎ^-型領域１２が設けられ、該ｎ^-型領域１２
は分離層であるｎ⁺型領域１３によって２つのｎ^-型領
域１２ａ，１２ｂに分離されている。また、ｎ^-型領域
１２の上部にｐ型領域１４が所定の深度で設けられ、該
ｐ型領域１４の表層部に該ｐ型領域１４の深度よりは浅
い深度でｎ⁺型領域１５が設けられている。

【００３１】そして、ｎ^-領域１２ｂの上部にｐ^-型領
域１６が設けられ、該ｐ^-型領域１６の上部にｎ型領域
１７が所定の深度で設けられ、該ｎ型領域１７の表層部
に該ｎ型領域１７の深度よりは浅い深度でｐ⁺型領域１
８が設けられている。

【００３２】上記ｎ⁺型領域１１、ｐ型領域１４、ｎ⁺
型領域１５は、縦型構造のｎｐｎトランジスタの各々、
コレクタ領域、ベース領域、エミッタ領域となってお
り、ｐ型領域１４の上面からはベース端子Ｂが、ｎ⁺型
領域１５の上面からはエミッタ端子Ｅが、引き出されて
いる。

【００３３】また、上記ｎ⁺型領域１１、ｎ型領域１
７、ｐ⁺型領域１８は、縦型構造のｐｎｐｎサイリスタ
の各々、カソード領域、ゲート領域、アノード領域とな
っており、ｐ^-型領域１６はその中間層となっている。
ｎ型領域１７の上面からはゲート端子Ｇが、ｐ⁺型領域
１８の上面からはアノード端子Ａが、引き出されてい
る。ここで、ｎ⁺型領域１１は、ｎｐｎトランジスタと
ｐｎｐｎサイリスタに共通で、共通コレクタ・カソード
領域となっており、その下面からは、コレクタ端子Ｃと
なりカソード端子Ｋとなりハーフブリッジ出力端子とな
る共通端子Ｔ_Hが、引き出されている。

【００３４】図１(b) の等価回路で示すと、上アームは
縦型構造のｐｎｐｎサイリスタで形成され、下アームは
縦型構造のｎｐｎトランジスタで形成されている。そし
て、コレクタ端子Ｃとカソード端子Ｋの接続部から延設
された共通端子Ｔ_Hよりハーフブリッジ出力か得られる
ようになっている。

【００３５】次に、上記第１の実施例において、サイリ
スタとバイポーラトランジスタとが絶縁される作用を説
明する。図１(b) に示す等価回路において、上アームで
あるｐｎｐｎサイリスタがオンされ、下アームであるｎ
ｐｎトランジスタがオフされている場合を考える。この
とき、サイリスタのｐｎｐｎの接合の電位は、各接合の
オン電圧（約0.6 Ｖ）に維持されている。一方、ｎｐｎ
トランジスタはオフ状態でありベース電位は低下されて
いる。

【００３６】よって、図２(a) において、ｎｐｎトラン
ジスタのコレクタ領域１１の電位は共通領域であるｐｎ
ｐｎサイリスタのカソード領域１１のオン電位により高
電位に上昇するので、ｎｐｎトランジスタのベース領域
であるｐ型領域１４よりはｎ ^-型領域１２ａの方が高電
位となる。そのため主としてｎ^-型領域１２ａに形成さ
れるｎｐｎトランジスタのコレクタ−ベース間空乏層Ｓ
₁（斜線で示す）により、上アームであるｐｎｐｎサイ
リスタと下アームであるｎｐｎトランジスタとは電気的
に絶縁される。

【００３７】次に、図１(b) に示す等価回路において、
上アームであるｐｎｐｎサイリスタがオフされ、下アー
ムであるｎｐｎトランジスタがオンされている場合を考
える。このとき、ｎｐｎトランジスタのコレクタ電位が
低下される。一方、ｐｎｐｎサイリスタはオフ状態であ
りカソード電位も低下される。

【００３８】よって、図２(b) において、ｐｎｐｎサイ
リスタのゲート領域１７の電位が高位側に上げられ、ｎ
型領域１７の方がｐ^-型領域１６より高電位となる。そ
のため主としてｐ^-型領域１６に形成されるｐｎｐｎサ
イリスタのゲート−カソード間の空乏層Ｓ₂（斜線で示
す）により、上アームであるｐｎｐｎサイリスタと下ア
ームであるｎｐｎトランジスタとは電気的に絶縁され
る。

【００３９】さらに、上アームであるｐｎｐｎサイリス
タと下アームであるｎｐｎトランジスタがともにオフさ
れている場合には、図３に示すように、ｎｐｎトランジ
スタのベース−コレクタ間およびｐｎｐｎトランジスタ
のゲート−カソード間の空乏層Ｓ₁及びＳ₂により、上
アームと下アームとは電気的に絶縁される。

【００４０】次に、上記構造におけるｎ⁺型領域１３及
びｎ^-型領域１２ｂの作用について説明する。先ず、図
２(a) に示すように、上アームであるｐｎｐｎサイリス
タがオンで、下アームであるｎｐｎトランジスタがオフ
の場合を考える。このとき主電流Ｉ_Mは図示のように流
れる。そして、ｎ⁺型領域１３が設けられていないと、
ｐｎｐｎサイリスタのｐ^-型領域１６とｎ^-型領域１２
とｎｐｎトランジスタのベース領域であるｐ型領域１４
との間に、寄性ｐｎｐ構造が形成され、この間に漏れ電
流Ｉ_ECが流れてしまうことがある。ｎ⁺型領域１３は、
この対策として設けられた分離領域で、漏れ電流Ｉ_ECを
抑制し寄性ｐｎｐ構造の電流増幅率βを下げる。

【００４１】ｎ⁺型分離領域１３が設置されることは、
寄性ｐｎｐトランジスタのベース領域に相当するｎ^-型
領域１２ａ内に、該ｎ型領域１２ａよりは高濃度領域が
設置されることである。この場合、ｎ⁺型分離領域１３
でキャリアの再結合が起こり、結果として漏れ電流Ｉ_EC
が抑制され電流増幅率βも低下される。

【００４２】また、図２(b) に示すように、下アームで
あるｎｐｎトランジスタがオンで上アームであるｐｎｐ
ｎサイリスタがオフの場合を考える。このとき主電流Ｉ
_Mは図示のように流れる。そして、ｎ^-型領域１２ｂが
設けられていないと、共通コレクタ・カソード領域であ
るｎ⁺型半導体基板１１とｐｎｐｎサイリスタのｐ^-型
領域１６とｐｎｐｎサイリスタのゲート領域であるｎ型
領域１７との間に、寄性ｎｐｎ構造が形成され、この間
に漏れ電流Ｉ_CEOが流れてしまうことがある。ｎ^-型領
域１２ｂは、この対策として設けられた分離領域で、共
通コレクタ・カソード領域であるｎ⁺型半導体基板１１
からのキャリアの注入効率を下げて、漏れ電流Ｉ_CEOを
抑制する。

【００４３】ｎ^-型分離領域１２ｂが設置されること
は、寄性ｎｐｎトランジスタのエミッタ領域に相当する
ｎ⁺型基板１１上に、該ｎ⁺型基板１１よりは低濃度領
域が設置されることである。この場合、寄性ｎｐｎトラ
ンジスタのエミッタ領域の濃度が低くされることと同様
で、結果としてエミッタ注入効率が低下され、漏れ電流
Ｉ_CEOが低下される。

【００４４】尚、上記漏れ電流を抑制する領域が形成さ
れない場合の第１の実施例の半導体装置の内部構造を示
す断面図を図４に示す。この場合には、ｐ^-型領域１６
はｎ ⁺型半導体基板１１の上部に連続的に形成される。

【００４５】上記ｎ^-型領域１２ｂは、ｎ⁺型半導体基
板１１上にｎ^-型領域１２を形成する過程で形成される
ものであり、ｎ⁺型領域１３は、例えば該ｎ^-型領域１
２を形成した後上方より拡散により容易に形成できるも
のである。

【００４６】第１の実施例は、上記のように、ｐｎｐｎ
サイリスタとｎｐｎトランジスタとを縦型構造として、
ハーフブリッジ回路を構成して１つの半導体チップに形
成している。この場合、制御回路は搭載できないが、
上、下アームの何れをも横型構造としておらず面積効率
で優れている。また、上アームと下アームとを電気的に
分離する層を特に設ける必要はな無く、半導体チップの
小型化が図られ、ひいては製造コストの低減化が図られ
る。また、何れのアームも横型構造としていないので、
電流増幅率及び電流容量の点で装置全体の性能が劣化す
る方向に定められてしまうことは無く、上アーム及び下
アームの能力を最大効率に引き出すことができるように
なる。さらには、上アーム及び下アーム間における漏れ
電流を抑制することができる。

【００４７】尚、詳しい説明はしないが、本発明は上記
第１の実施例とは導電型を反対とした図５に示すような
半導体装置にも勿論適用可能である。また、漏れ電流を
抑制する分離領域は、上記実施例に示した形状のものに
限られることはなく、他の形状を採用することも可能で
ある。

【００４８】次に、本発明の第２の実施例について説明
する。図６(a) は、第２の実施例の半導体装置の内部構
造を示す断面図であり、図６。(b) はその等価回路を示
す。

【００４９】図６(a) に示すように、シリコン等のｎ⁺
型基板２１の上部に例えばエピタキシャル成長が施され
てｎ^-型領域２２が設けられ、該ｎ^-型領域２２は分離
層であるｎ⁺型領域２３によって２つのｎ^-型領域２２
ａ，２２ｂに分離されている。

【００５０】そして、ｎ^-型領域２２及びｎ⁺型領域２
３が形成されたｎ⁺型基板２１の上部には、その表面を
酸化してシリコン酸化膜２４が形成されている。また、
ｎ^-型領域２２ａには、例えば上方より拡散によってｐ
型領域２５が設けられている。さらに、ｐ型領域２５の
表層部には、ｎ⁺型領域２６が所定の深度で形成されて
いる。

【００５１】即ち、ｎ⁺型基板２１の一方ちは、ｐ型領
域２５をボディとし、ｎ⁺型領域２６をソース領域と
し、ｎ⁺型基板２１をドレイン領域とする縦型構造のｎ
チャネルＭＯＳ（以下ｎ−ＭＯＳと表記する）が形成さ
れている。

【００５２】そして、ｐ型領域２５の表面上方のシリコ
ン酸化膜２４の上部には、その部分のシリコン酸化膜２
４をゲート酸化膜として、例えばアルミニウムを用い真
空蒸着等の手法によりゲート電極２７が設置されてい
る。

【００５３】また、シリコン酸化膜２４の開口部から露
出するｎ⁺型領域２６とその周辺には、上例と同様、例
えばアルミニウムを用い真空蒸着等の手法によりソース
電極２８が設置されている。

【００５４】さらに、ｎ⁺型基板２１の他方の上部のｎ
^-型領域２２ｂには、例えば上方より拡散によって、ｐ
型領域３０が設けられている。また、ｐ型領域３０の上
部にはｎ型領域３１が所定の深度で形成され、該ｎ型領
域３１の表層部には、ｐ⁺型領域３２が所定の深度で形
成されている。

【００５５】即ち、ｎ⁺型基板２１の他方には、ｎ⁺型
基板２１をｎエミッタ領域とし、ｐ型領域３０をｐベー
ス領域とし、ｎ型領域３１をｎベース領域とし、ｐ⁺型
領域３２をｐエミッタ領域とする縦型構造のｐチャネル
ＩＧＢＴ（以下、ｐ−ＩＧＢＴと表記する）が形成され
ている。尚、ｎ⁺型基板２１は、ｎ−ＭＯＳのドレイン
領域となりｐ−ＩＧＢＴのｎエミッタ領域となる、共通
ドレイン・ｎエミッタ領域として形成されている。

【００５６】そして、ｎ型領域３１の表面上方のシリコ
ン酸化膜２４の上部には、その部分のシリコン酸化膜２
４をゲート酸化膜として、上例と同様、例えばアルミニ
ウムを用い真空蒸着等の手法によりゲート電極３３が設
置されている。

【００５７】また、シリコン酸化膜２４の開口部から露
出するｎ⁺型領域３２とその周辺には、上例と同様、例
えばアルミニウムを用い真空蒸着等の手法によりエミッ
タ電極３４が設置されている。

【００５８】さらに、ｎ⁺型基板２１の裏面一帯には、
真空蒸着等の手法により電極３５が設置されている。こ
の電極３５は、ｎ−ＭＯＳのドレイン電極であり、また
ｐ−ＩＧＢＴのコレクタ電極となっている。

【００５９】そして、ゲート電極２７からはゲート端子
Ｇ_NMが、ソース電極２８からはソース端子Ｓ_NMが、各々
引き出されている。また、ゲート電極３３からはゲート
端子Ｇ_pIが、エミッタ電極３４からはエミッタ端子Ｅ_pI
が、各々引き出されている。さらに、電極３５からは、
ドレイン端子Ｄ_NMとなりコレクタ端子Ｃ_p1となりハーフ
ブリッジ出力端子となる共通端子Ｔ_Hが、引き出されて
いる。

【００６０】図６(b) の等価回路で示すと、上アームは
縦型構造のｐ−ＩＧＢＴで形成され、下アームは縦型構
造のｎ−ＭＯＳで形成されている。そして、ドレイン端
子Ｄ _NMとコレクタ端子Ｃ_p1の接続部から延設された共通
端子Ｔ_Hより、ハーフブリッジ出力か得られるようにな
っている。

【００６１】次に、上記第２の実施例において、ｐ−Ｉ
ＧＢＴとｎ−ＭＯＳとが絶縁される作用を説明する。図
７(b) に示す等価回路において、上アームであるｐ−Ｉ
ＧＢＴがオンされ、下アームであるｎ−ＭＯＳがオフさ
れている場合を考える。このとき、ｎ−ＭＯＳはオフ状
態であるからゲート電位は低下され、ドレイン電位はｐ
−ＩＧＢＴのオン状態により高電位となっている。

【００６２】よって、図７(a) において、ｎ−ＭＯＳの
ボディであるｐ型領域２５の電位よりｎ^-型領域２２ａ
の電位の方が高くなっている。そのため、ｐ型領域２５
とｎ ^-型領域２２ａとの間のｐｎ接合近傍には、主とし
てｎ^-型領域２２ａに延びる空乏層Ｓ₃（斜線で示す）
が形成され、上アームであるｐ−ＩＧＢＴと下アームで
あるｎ−ＭＯＳとは電気的に絶縁される。

【００６３】次に、図８(b) に示す等価回路において、
上アームであるｐ−ＩＧＢＴがオフされ、下アームであ
るｎ−ＭＯＳがオンされている場合を考える。このと、
ｎ−ＭＯＳはオン状態であるからドレイン電位は低下さ
れ、一方、ｐ−ＩＧＢＴはオフ状態であるからコレクタ
電位も低い。

【００６４】よって、図８(a) において、ｐ−ＩＧＢＴ
のｎベース領域であるｎ型領域３１の電位は高電位に上
げられ、該ｎ型領域３１の方がｐ型領域３０よりも高電
位となる。そのため、ｐ型領域３０とｎ型領域３１との
間のｐｎ接合近傍には空乏層Ｓ₄（斜線で示す）が形成
され、上アームであるｐ−ＩＧＢＴと下アームであるｎ
−ＭＯＳとは電気的に絶縁される。

【００６５】さらに、上アームであるｐ−ＩＧＢＴと下
アームであるｎ−ＭＯＳがともにオフされている場合に
は、図９に示すように、ｎ−ＭＯＳのゲート−ドレイン
間及びｐ−ＩＧＢＴのｎベース−ｐベース間の空乏層Ｓ
₃，Ｓ₄により、上アームと下アームとは電気的に絶縁
される。

【００６６】次に、上記構造におけるｎ⁺型領域２３及
びｎ^-型領域２２ｂの作用について説明する。図７(a)
に示すように、上アームであるｐ−ＩＧＢＴがオンで下
アームであるｎ−ＭＯＳがオフの場合を考える。このと
き、主電流Ｉ_Mは図示のように流れる。そして、ｎ⁺型
領域２３が設けられていないと、ｐ−ＩＧＢＴのｐ型領
域３０とｎ^-型領域２２とｎ−ＭＯＳのボディであるｐ
型領域２５との間に寄性ｐｎｐ構造が形成され、この間
に漏れ電流Ｉ_ECが流れてしまうことがある。ｎ⁺型領域
２３は、この対策として設けられた分離領域で、前述し
たので詳述しないが、漏れ電流Ｉ_ECを抑制し寄性ｐｎｐ
構造の電流増幅率βを下げる。

【００６７】また、図８(a) に示すように、下アームで
あるｎ−ＭＯＳがオンで上アームであるｐ−ＩＧＢＴが
オフの場合を考える。このとき、主電流Ｉ_Mは図示のよ
うに流れる。そして、ｎ^-型領域２２ｂが設けられてい
ないと、共通ドレイン・ｎエミッタ領域であるｎ⁺型基
板２１とｐ型領域３０とｎ型領域３１との間に寄性ｎｐ
ｎ構造が形成され、この間に漏れ電流Ｉ_CEOが流れてし
まうことがある。ｎ^-型領域２２ｂは、この対策として
設けられた分離領域で、前述したので詳述しないが、共
通ドレイン・ｎエミッタ領域であるｎ⁺型基板２１から
のキャリアの注入効率を下げて、漏れ電流Ｉ_CEOを抑制
する。

【００６８】上記ｎ^-型領域２２ｂは、ｎ⁺型基板２１
上にｎ^-型領域２２を形成する過程で形成されるもので
あり、ｎ⁺型領域２３は、例えば該ｎ^-型領域２２を形
成した後上方より拡散により容易に形成できるものであ
る。

【００６９】本第２の実施例は、上記のように、ｐ−Ｉ
ＧＢＴとｎ−ＭＯＳとを縦型構造として、ハーフブリッ
ジ回路を構成して１つの半導体チップに形成している。
この場合、図１０に示すように例えばＣＭＯＳからなる
制御回路も搭載できる。

【００７０】即ち、図１０に示すように、ＣＭＯＳ制御
回路は、下アームであるｎ−ＭＯＳの右方のｎ⁺型基板
２１上に設けられた、最低電位が印加されるｐ⁺型分離
領域３１を隔てて形成されているｎ^-型領域３２内のｐ
ウェル３３上部のｎ−ＭＯＳと、ｎウェル３４上部のｐ
−ＭＯＳとから成っている。ｐウェル内のｎ−ＭＯＳ
は、ｎ⁺型ソース領域３５と、ｎ⁺型ドレイン領域３６
と、それらを取り巻くｐ ⁺型チャネルストッパ領域３７
と、ソース電極３８とゲート電極３９とドレイン電極４
０から成っている。ｎウェル内のｐ−ＭＯＳは、ｐ⁺型
ソース領域４１と、ｐ⁺型ドレイン領域４２と、それら
を取り巻くｎ⁺型チャネルストッパ領域４３と、ソース
電極４４とゲート電極４５と、ドレイン電極４６から成
っている。

【００７１】そして、本第２の実施例では、第１の実施
例と同様、上、下アームの何れも横型構造としておら
ず、面積効率が優れている。また、上アームと下アーム
とを電気的に分離する層を特に設ける必要は無く、半導
体チップの小型化が図られ、ひいては製造コストの低減
化が図られる。また、何れのアームも横型構造としてい
ないので、電流増幅率及び電流容量の点で装置全体の性
能が劣化する方向に定められてしまうことは無く、上ア
ーム及び下アームの能力を最大効率に引き出すことがで
きるようになる。さらには、上アーム及び下アーム間に
おける漏れ電流を抑制することができる。

【００７２】また、ＣＭＯＳ回路等の制御回路も同一半
導体チップ上に搭載できるため、コスト及びサイズを大
幅に低下させることができる。さらに、上、下アームと
もに電圧制御型素子を使用しているから、スイッチング
性能が良くなり消費電力が少なくて済み、ＴＴＬ入力に
よるＣＰＵからの直接駆動が可能となる。

【００７３】次に、本発明の第３の実施例について説明
する。図１１(a) は、第３の実施例の半導体装置の内部
構造を示す断面図であり、図１１(b) はその等価回路を
示す。

【００７４】図１１(a) に示すように、シリコン等のｐ
⁺型基板５１の上部に例えばエピタキシャル成長が施さ
れてｐ^-型領域５２が設けられ、該ｐ^-型領域５２は分
離層であるｐ⁺型領域５３によって２つのｐ^-型領域５
２ａ，５２ｂに分離されている。

【００７５】そして、ｐ^-型領域５２及びｐ⁺型領域５
３が形成されたｐ⁺型基板５１の上部にはその表面を酸
化してシリコン酸化膜５４が形成されている。また、ｐ
^-型領域５２ａには、例えば上方より拡散によってｎ型
領域５５が設けられている。さらに、ｎ型領域５５の表
層部には、ｐ⁺型領域５６が所定の深度で形成されてい
る。

【００７６】即ち、ｐ⁺型基板５１の一方には、ｎ型領
域５５をボディとし、ｐ⁺型領域５６をソース領域と
し、ｐ⁺型規範５１をドレイン領域とする縦型構造のｐ
チャネルＭＯＳ（以下ｐ−ＭＯＳと表記する）が形成さ
れている。

【００７７】そして、ｎ型領域５５の表面上方のシリコ
ン酸化膜５４上部には、その部分のシリコン酸化膜５４
をゲート酸化膜として、例えばアルミニウムを用い真空
蒸着等の手法によりゲート電極５７が設置されている。

【００７８】また、シリコン酸化膜５４の開口部から露
出するｐ⁺型領域５６とその周辺には、上例と同様、例
えばアルミニウムを用い真空蒸着等の手法によりソース
電極５８が設置されている。

【００７９】さらに、ｐ⁺型基板５１の他方の上部のｐ
^-型領域５２ｂには、例えば上方より拡散によってｎ型
領域６０が設けられている。また、ｎ型領域６０の上部
にはｐ型領域６１が所定の深度で形成され、該ｐ型領域
６０の表層部には、ｎ⁺型領域６２が所定の深度で形成
されている。

【００８０】即ち、ｐ⁺型基板５１の他方には、ｐ⁺型
基板をＰエミッタ領域とし、ｎ型領域６０をｎベース領
域とし、ｐ型領域６１をｐベース領域とし、ｎ⁺型領域
６２をｎエミッタ領域とする縦型構造のｎチャネルＩＧ
ＢＴ（以下、ｎ−ＩＧＢＴと表記する）が形成されてい
る。尚、ｐ⁺型基板５１は、ｐ−ＭＯＳのドレイン領域
となり、ｎ−ＩＧＢＴのｐエミッタ領域となる、共通ド
レイン・ｐエミッタ領域として形成されている。そし
て、ｐ型領域６１の表面上方のシリコン酸化膜５４の上
部には、その部分のシリコン酸化膜５４をゲート酸化膜
として、上例と同様、例えばアルミニウムを用い真空蒸
着等の手法によりゲート電極６３が設置されている。

【００８１】また、シリコン酸化膜５４の開口部から露
出するｎ⁺型領域６２とその周辺には、上例と同様、例
えばアルミニウムを用い真空蒸着等の手法によりエミッ
タ電極６４が設置されている。

【００８２】さらに、ｐ⁺型基板５１の裏面一帯には、
上例と同様、アルミニウムを用い真空蒸着等の手法によ
り電極６５が設置されている。この電極６５は、ｐ−Ｍ
ＯＳのドレイン電極であり、またｎ−ＩＧＢＴのコレク
タ電極となっている。

【００８３】そして、ゲート電極５７からはゲート端子
Ｇ_PMが、ソース電極５８からはソース端子Ｓ_PMが、各々
引き出されている。また、ゲート電極６３からはゲート
端子Ｇ_N1が、エミッタ電極６４からはエミッタ端子Ｆ_N1
が、各々引き出されている。さらに、電極６５は、ドレ
イン端子Ｄ_PMとなり、コレクタ端子Ｃ_N1となりハーフブ
リッジ出力端子となる共通端子Ｔ_Hが、引き出されてい
る。

【００８４】図１１(b) の等価回路で示すと、上アーム
は縦型構造のｐ−ＭＯＳで形成され、下アームは縦型構
造のｎ−ＩＧＢＴで形成されている。そして、ドレイン
端子Ｄ_PMとコレクタ端子Ｃ_N1の接続部から延設された共
通端子Ｔ_Hより、ハーフブリッジ出力が得られるように
なっている。

【００８５】尚、第３の実施例の第２の実施例との差異
は、上、下アームにおいてＩＧＢＴとＭＯＳが入れ代わ
り、さらに該ＩＧＢＴとＭＯＳの導電型が反対となった
ことにある。

【００８６】次に、上記第３の実施例において、ｐ−Ｍ
ＯＳとｎ−ＩＧＢＴとが絶縁される作用を簡単に説明す
る。図１１(b) に示す等価回路において、上アームであ
るｐ−ＭＯＳがオンされ、下アームであるｎ−ＩＧＢＴ
がオフされている場合を考える。このときは、図８(a)
の装置を、導電型を反対にした場合に略等しく、図１１
(a) においてｎ型領域６０とｐ型領域６１との間のｐｎ
接合近傍には空乏層が形成され、上アームと下アームと
は電気的に絶縁される。

【００８７】また、図１１(b) に示す等価回路におい
て、上アームであるｐ−ＭＯＳがオフされ、下アームで
あるｎ−ＩＧＢＴがオンされている場合を考える。この
ときは、図７(a) の装置を導電型と反対にした場合に略
等しく、図１１(a) において、ｎ型領域５５とｐ^-型領
域５２ａとの間のｐｎ接合近傍には空乏層が形成され、
上アームと下アームとは電気的に絶縁される。

【００８８】上アームと下アームとがともにオフされる
場合は、図９と略同様であり、この場合も上アームと下
アームとは電気的に絶縁される。また、ｐ＋型領域５３
は、ｎ−ＩＧＢＴのｎ型領域６０とｐ^-型領域５２とｐ
−ＭＯＳのボディであるｎ型領域５５との間に寄性ｎｐ
ｎ構造が形成されて、漏れ電流が流れるのを防止するた
めの領域である。

【００８９】さらに、ｐ^-型領域５２ｂは、共通ドレイ
ン・ｐエミッタ領域であるｐ＋型領域基板５１とｎ型領
域６０とｐ型領域６１との間に寄性ｐｎｐ構造が形成さ
れ、この間に漏れ電流が流れるのを抑制する領域であ
る。

【００９０】上記漏れ電流抑制の作用については既述し
ているので重複説明はしない。本第３の実施例は、上記
のように、ｐ−ＭＯＳとｎ−ＩＧＢＴとを縦型構造とし
て、ハーフブリッジ回路を構成して１つの半導体チップ
に形成している。

【００９１】この場合、第２の実施例と異なり、本第３
の実施例では制御回路は搭載できない。しかし、上、下
アームの何れも横型構造としておらず面積効率で優れて
いる。また、上アームと下アームとを電気的に分離する
層を特に設ける必要は無く、半導体チップの小型化が図
られ、ひいては製造コストの低減化が図られる。また、
何れのアームも横型構造としていないので、電流増幅率
及び電流容量の点で装置全体の性能が劣化する方向に定
められてしまうことは無く、上アーム及び下アームの能
力を最大効率に引き出すことができるようになる。さら
には、上アーム及び下アーム間における漏れ電流を抑制
することができる。

【００９２】さらに、上、下アームともに電圧制御素子
を使用しているからスイッチング性能が良くなり消費電
力が少なくて済み、ＴＴＬ入力によるＣＰＵからの直接
駆動が可能となる。

【００９３】

【発明の効果】上記のように、請求項１乃至請求項３記
載の発明によれば、ハーフブリッジ回路の上、下アーム
の何れも縦型構造とし、即ち横型構造としていないから
面積効率の点で優れている。そして、半導体チップの小
型化が図られ、ひいてはコストの低減化が図られる。ま
た、上アーム及び下アームの能力を最大効率に引き出す
ことができる。また、上アームと下アーム間における漏
れ電流を抑制することができる。

【図面の簡単な説明】

【図１】(a) は本発明の第１の実施例の半導体装置の内
部構造を示す断面図であり、(b) はその等価回路を示
す。

【図２】図１の半導体装置において、上アームと下アー
ムとが電気的に分離されることを示す説明図で、(a) は
上アームがオンで下アームがオフの場合、(b) は上アー
ムがオフで下アームがオンの場合である。

【図３】図１の半導体装置において、上アームと下アー
ムとが電気的に分離されることを示す説明図で、上アー
ムと下アームとがともにオフの場合を示す図である。

【図４】図１の半導体装置において、漏れ電流を抑制す
る領域が形成されない場合の半導体装置の内部構造を示
す断面図である。

【図５】第１の実施例とは導電型を反対とした半導体装
置の内部構造を示す断面図である。

【図６】(a) は本発明の第２の実施例の半導体装置の内
部構造を示す断面図であり、(b) はその等価回路であ
る。

【図７】図６の半導体装置において、上アームがオンで
下アームがオフの場合、両アームが電気的に分離される
ことを示す説明図で、(a) は半導体装置の内部構造を示
す断面図、(b) はその等価回路である。

【図８】図６の半導体装置において、上アームがオフで
下アームがオンの場合、両アームが電気的に分離される
ことを示す説明図で、(a) は半導体装置の内部構造を示
す断面図、(b) はその等価回路である。

【図９】図６の半導体装置において、上アームと下アー
ムとがともにオフの場合、両アームが電気的に分離され
ることを示す断面図である。

【図１０】第２の実施例の場合、制御回路も同一チップ
に形成できることを示す図で、その場合の半導体装置の
内部構造を示す断面図である。

【図１１】(a) は本発明の第３の実施例の半導体装置の
内部構造を示す断面図であり、(b) はその等価回路であ
る。

【図１２】Ｈブリッジ回路の概略説明図である。

【図１３】従来の一般的なハーフブリッジ回路を示す図
で、(a) はその概略構成例、(b)はその等価回路であ
る。

【図１４】(a) は２つのバイポーラトランジスタを無理
に１つの半導体チップにハーフブリッジ回路を構成して
形成した半導体装置の内部構造を示す断面図であり、
(b)はその等価回路である。

【符号の説明】

１１ｎ⁺型基板（共通カソード・コレクタ領域）１２ａｎ^-型領域１２ｂｎ^-型領域（分離領域）１３ｎ⁺型領域（分離領域）１４ｎ型領域（ベース領域）１５ｎ⁺型領域（エミッタ領域）１６ｐ^-型領域１７ｎ型領域（ゲート領域）１８ｐ⁺型領域（アノード領域）２１ｎ⁺型基板（共通ドレイン・ｎエミッタ領
域）２２ａｎ^-型領域２２ｂｎ^-型領域（分離領域）２３ｎ⁺型領域（分離領域）２５ｐ型領域（ボディ）２６ｎ⁺型領域（ソース領域）３０ｐ型領域（ｐベース領域）３１ｎ型領域（ｎベース領域）３２ｐ⁺型領域（ｐエミッタ領域）５１ｐ⁺型基板（共通ドレイン・ｐエミッタ領
域）５２ａｐ^-型領域５２ｐ^-型領域（分離領域）５３ｐ⁺型領域（分離領域）５５ｎ型領域（ボディ）５６ｐ⁺型領域（ソース領域）６０ｎ型領域（ｎベース領域）６１ｐ型領域（ｐベース領域）６２ｎ⁺型領域（ｎエミッタ領域）

Claims

【特許請求の範囲】

【請求項１】同一半導体基板上に、２素子の内の一方
が縦型構造のサイリスタから成り、他方が縦型構造のバ
イポーラトランジスタから成るハーフブリッジ回路が形
成された半導体装置であって、前記サイリスタの第１導電型のカソード領域と前記バイ
ポーラトランジスタの第１導電型のコレクタ領域に共通
となる共通領域と、前記サイリスタの第２導電型の中間層と前記第１導電型
の共通領域との間に形成される第１導電型の第１の分離
領域と、前記サイリスタの第２導電型の中間層と前記バイポーラ
トランジスタの第２導電型のベース領域の間に介在され
た前記第１の分離領域内に形成される第１導電型の第２
の分離領域とを備えたことを特徴とする半導体装置。
【請求項２】同一半導体チップ上に、上アームが縦型
構造のｐチャネルＩＧＢＴから成り下アームがｎチャネ
ルＭＯＳから成るハーフブリッジ回路が形成された半導
体装置であって、前記ｐチャネルＩＧＢＴのｎエミッタ領域と前記ｎチャ
ネルＭＯＳのドレイン領域に共通となるｎ型共通領域
と、前記ｐチャネルＩＧＢＴのｐベース領域と前記ｎ型共通
領域との間に形成されるｎ型の第１の分離領域と、前記ｐチャネルＩＧＢＴのｐベース領域と前記ｎチャネ
ルＭＯＳのｐ型ボディとの間に介在された前記第１の分
離領域内に形成されるｎ型の第２の分離領域と、を備えたことを特徴とする半導体装置。
【請求項３】同一半導体チップ上に、上アームが縦型
構造のｐチャネルＭＯＳから成り下アームがｎチャネル
ＩＧＢＴから成るハーフブリッジ回路が形成された半導
体装置であって、前記ｐチャネルＭＯＳのドレイン領域と前記ｎチャネル
ＩＧＢＴのｐエミッタ領域に共通となるｐ型共通領域
と、前記ｎチャネルＩＧＢＴのｎベース領域と前記ｐ型共通
領域との間に形成されるｐ型の第１の分離領域と、前記ｐチャネルＭＯＳのｎ型ボディと前記ｎチャネルＩ
ＧＢＴのｎベース領域との間に介在された前記第１の分
離領域内に形成されるｐ型の第２の分離領域と、を備えたことを特徴とする半導体装置。