JPS60233856A - 半導体装置 - Google Patents
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- JPS60233856A JPS60233856A JP59087704A JP8770484A JPS60233856A JP S60233856 A JPS60233856 A JP S60233856A JP 59087704 A JP59087704 A JP 59087704A JP 8770484 A JP8770484 A JP 8770484A JP S60233856 A JPS60233856 A JP S60233856A
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- semiconductor device
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路に係り、特に高耐圧集積回路に
好適なラテラルｐｎｐ）’ランジスタに関する。
好適なラテラルｐｎｐ）’ランジスタに関する。
高耐圧バイポーラＩＣでは、ｎｐｎトランジスタの耐圧
を上げるために、コレクタ層となるエピタキシャル層の
抵抗率を高くしなければならない。
を上げるために、コレクタ層となるエピタキシャル層の
抵抗率を高くしなければならない。
そのため同一チップ上に形成されるラテラルｐｎｐトラ
ンジスタはベース中に空乏層が延び易くなり。
ンジスタはベース中に空乏層が延び易くなり。
パンチスルーによる耐圧低下を招いた。ラテラルｐｎｐ
）’ランジスタのパンチスルーを防いで耐圧を高くする
ためには、ベース幅（第１図で示したＷａ）を大きくせ
ざるを得す、直流電流増幅率り、Ｈの低下、周波数特性
の低下を来たした。
）’ランジスタのパンチスルーを防いで耐圧を高くする
ためには、ベース幅（第１図で示したＷａ）を大きくせ
ざるを得す、直流電流増幅率り、Ｈの低下、周波数特性
の低下を来たした。
従来の改良側は、第２図の断面構造で示すように、Ｐ形
のエミッタ拡散層５ａの周囲に高濃度のｎ形波散層９（
以下、ｎウェル領域と略す）を形成してパンチスルーを
抑え耐圧低下を防いだ。
のエミッタ拡散層５ａの周囲に高濃度のｎ形波散層９（
以下、ｎウェル領域と略す）を形成してパンチスルーを
抑え耐圧低下を防いだ。
これらは’８３ ＩＥ” ＩＥＤＭ ８３ｐ、ｐ、４２
４〜４２７ 、ｒＡ ＨＩＧＨＰＥＲＦＯＲＭＡＮＣＥ
ＨＩＧＨＶＯＬＴＡＧＥＬＡＴＥＲＡＬ ＰＮＰ ５
ＴＲＵＣＴＵＲｆ！Ｊ及び、同じ＜Ｐ−Ｐ−４１２〜４
１５ ｒＰＲＡＣＴＩＣＡＬ ５ＩＺＥ ＬＩＭＩＴＳ
０ＦＨＩＧＨＶＯＬＴＡＧＥ ＩＣ’ＳＪ ニ記載さ
れテイル。
４〜４２７ 、ｒＡ ＨＩＧＨＰＥＲＦＯＲＭＡＮＣＥ
ＨＩＧＨＶＯＬＴＡＧＥＬＡＴＥＲＡＬ ＰＮＰ ５
ＴＲＵＣＴＵＲｆ！Ｊ及び、同じ＜Ｐ−Ｐ−４１２〜４
１５ ｒＰＲＡＣＴＩＣＡＬ ５ＩＺＥ ＬＩＭＩＴＳ
０ＦＨＩＧＨＶＯＬＴＡＧＥ ＩＣ’ＳＪ ニ記載さ
れテイル。
しかし、この構造でも以下の欠点があった。
（１）第１図、第２図のエミッタ電極８ａは、６゛チヤ
ージこぼれ″に起因する耐圧低下を防ぐために、コレク
タ拡散層５ｂの上部まで張り出したオーバーラツプ電極
構造として、信頼性の向上を図っている６ｎウエル領域
９によりパンチスルーを抑えることができても、このオ
ーバーラツプ電極構造のため、エミッタ電［ｉ３ａの直
下のコレクタ拡散５ｂ近傍で電界集中が起こり降伏して
しまい、耐圧をそれ程高くできなかった。
ージこぼれ″に起因する耐圧低下を防ぐために、コレク
タ拡散層５ｂの上部まで張り出したオーバーラツプ電極
構造として、信頼性の向上を図っている６ｎウエル領域
９によりパンチスルーを抑えることができても、このオ
ーバーラツプ電極構造のため、エミッタ電［ｉ３ａの直
下のコレクタ拡散５ｂ近傍で電界集中が起こり降伏して
しまい、耐圧をそれ程高くできなかった。
（２）パンチスルーを抑えるために導入したｎウェル領
域９により、エミッタの注入効率が下がり、ｈＦＩＩの
低下を招いた。特に、第１図の平面図で示したような、
エミッタ領域５ａがコレクタ領域５ｂにより、はぼ同心
円状に囲まれた構造では、パンチスルーを防ぐために、
かなり高濃度なｎウェル９を必要とし、益々ｈＦＩＩの
低下を招いた。
域９により、エミッタの注入効率が下がり、ｈＦＩＩの
低下を招いた。特に、第１図の平面図で示したような、
エミッタ領域５ａがコレクタ領域５ｂにより、はぼ同心
円状に囲まれた構造では、パンチスルーを防ぐために、
かなり高濃度なｎウェル９を必要とし、益々ｈＦＩＩの
低下を招いた。
本発明の目的は、前記欠点を改善し、周波数特性が良く
、かつ、従来に比べて大幅に面積の小さな高耐圧ラテラ
ルｐｎｐｈランジスタの共存する半導体集積回路を提供
することＫある。
、かつ、従来に比べて大幅に面積の小さな高耐圧ラテラ
ルｐｎｐｈランジスタの共存する半導体集積回路を提供
することＫある。
上記目的を達成するために、本発明の半導体装置におい
ては、−導電型の半導体基体の主表面領域に、互いに離
れて設けられた上記基体と反対導電型のエミッタ領域と
コレクタ領域を有し、上記基体をベース領域にするラテ
ラルトランジスタにおいて、上記コレクタ領域の周囲に
エミッタ領域を配置し、エミッタのコレクタに近い側に
、ベース領域と同一導電型の高不純物濃度領域を有し、
エミッタの外側にエミッタと接するように、前記高不純
物濃度層よりもさらに、１桁以上の高い濃度で、埋込み
層に達する程深く、ベース領域と同一導電型である拡散
層を有してなることを特徴とする。
ては、−導電型の半導体基体の主表面領域に、互いに離
れて設けられた上記基体と反対導電型のエミッタ領域と
コレクタ領域を有し、上記基体をベース領域にするラテ
ラルトランジスタにおいて、上記コレクタ領域の周囲に
エミッタ領域を配置し、エミッタのコレクタに近い側に
、ベース領域と同一導電型の高不純物濃度領域を有し、
エミッタの外側にエミッタと接するように、前記高不純
物濃度層よりもさらに、１桁以上の高い濃度で、埋込み
層に達する程深く、ベース領域と同一導電型である拡散
層を有してなることを特徴とする。
以下、本発明の一実施例を第３図により説明する。第３
図（ａ）は平面図、（ｂ）は断面構造を示したもので、
エミッタ拡散層５ａがコレクタ拡散層５ｂを囲むように
配置されている。エミッタのコレクタに近い側にエピタ
キシャル層４よりも高い不純物濃度の拡散層９ （ｎウ
ェル領域）が設けられ、さらに、エミッタの外側にはエ
ミッタに接して、ｎ形埋込層２に達するｎウェル領域よ
りも一桁以上高濃度の深いｎ膨拡散層１０で取り囲まれ
ている。パンチスルーをｎウェル領域で防ぎ、その耐圧
上昇分ベース幅を短かくでき周波数特性が良くなると同
時に、エミッタから基板へ流れる正孔の無効注入を深い
ｎ膨拡散層１０とｎ＋埋込層２により取り囲むことで減
少させて、ｈＦｍの改善を図ることができる。
図（ａ）は平面図、（ｂ）は断面構造を示したもので、
エミッタ拡散層５ａがコレクタ拡散層５ｂを囲むように
配置されている。エミッタのコレクタに近い側にエピタ
キシャル層４よりも高い不純物濃度の拡散層９ （ｎウ
ェル領域）が設けられ、さらに、エミッタの外側にはエ
ミッタに接して、ｎ形埋込層２に達するｎウェル領域よ
りも一桁以上高濃度の深いｎ膨拡散層１０で取り囲まれ
ている。パンチスルーをｎウェル領域で防ぎ、その耐圧
上昇分ベース幅を短かくでき周波数特性が良くなると同
時に、エミッタから基板へ流れる正孔の無効注入を深い
ｎ膨拡散層１０とｎ＋埋込層２により取り囲むことで減
少させて、ｈＦｍの改善を図ることができる。
また、コレクタとエミッタを使来例図１や図２と異なり
逆に配置したことで大幅に、トランジスタサイズを小さ
くできる。従来構造ではｎ膨拡散層１０とコレクタのｐ
形波散層５ｂとの間に、耐圧に必要な距離だけ離さなけ
ればならなかったが、本発明では工、ミッタ拡散層５ａ
をコレクタ拡散層５ｂの外側に配置しているために、ｎ
膨拡散層１０にエミッタ拡散層５ａが接していても良く
、距離を離す必要が無い。ベース・エミッタ間は順バイ
アスで使用されるので、耐圧を必要とはないからである
。この配置で、更に良いことは、次に述べるように、ｎ
ウェル領域の濃度を同じ耐圧ならば、従来例の第２図に
比べて低くでき、その分エミッタからの正孔の注入効率
を上げることができ、ｈＦＢを高くできる点である。
逆に配置したことで大幅に、トランジスタサイズを小さ
くできる。従来構造ではｎ膨拡散層１０とコレクタのｐ
形波散層５ｂとの間に、耐圧に必要な距離だけ離さなけ
ればならなかったが、本発明では工、ミッタ拡散層５ａ
をコレクタ拡散層５ｂの外側に配置しているために、ｎ
膨拡散層１０にエミッタ拡散層５ａが接していても良く
、距離を離す必要が無い。ベース・エミッタ間は順バイ
アスで使用されるので、耐圧を必要とはないからである
。この配置で、更に良いことは、次に述べるように、ｎ
ウェル領域の濃度を同じ耐圧ならば、従来例の第２図に
比べて低くでき、その分エミッタからの正孔の注入効率
を上げることができ、ｈＦＢを高くできる点である。
第４図（ａ）は、同心円状の従来の改良形ラテラルｐｎ
ｐ （第２図）の平面図でコレクタ・エミッタ間を示し
たものである。Ｂ−Ｂ’の間でＧＨＩＪで示した扇形の
ｐｎｐトランジスタの一次元モデルを考える。ここでＮ
Ａはコレクタの不純物濃度、ＭＤＩはエピタキシャル層
の不純物濃度、ＮＤ２ｔＮ０２′はｎウェル中の不純物
濃度である。コレクタとベベース間に電圧Ｖを印加した
ときに空乏層が延びたとして、その間の電荷のつり合い
の条件から以下に示した式が同図（ｂ）で成り立つ。
ｐ （第２図）の平面図でコレクタ・エミッタ間を示し
たものである。Ｂ−Ｂ’の間でＧＨＩＪで示した扇形の
ｐｎｐトランジスタの一次元モデルを考える。ここでＮ
Ａはコレクタの不純物濃度、ＭＤＩはエピタキシャル層
の不純物濃度、ＮＤ２ｔＮ０２′はｎウェル中の不純物
濃度である。コレクタとベベース間に電圧Ｖを印加した
ときに空乏層が延びたとして、その間の電荷のつり合い
の条件から以下に示した式が同図（ｂ）で成り立つ。
Ｏｒ ”）’ｏ ”ＩＮＡ ”−Ｑ２ ’δ”Ｉ Ｎ
Ｄ ２また、本発明の構造、即ち、コレクタとエミッタ
の位置を逆にした場合の第４図（Ｃ）では次式が成り立
つ。
Ｄ ２また、本発明の構造、即ち、コレクタとエミッタ
の位置を逆にした場合の第４図（Ｃ）では次式が成り立
つ。
Ｑ２・γ。・ｑＮＡたＱｌ・δ・ｑＮｆ１２′ここで、
エピタキシャル層の不純物濃度ＮＤｌはｎウェルの不純
物濃度ＮＤ２より一桁以上小さい（Ｎ ｏ ｒ ”Ｎ、
Ｄ２ ）ので無視した。
エピタキシャル層の不純物濃度ＮＤｌはｎウェルの不純
物濃度ＮＤ２より一桁以上小さい（Ｎ ｏ ｒ ”Ｎ、
Ｄ２ ）ので無視した。
■、■式より
が得られ、ＱＩ＞Ｑｚであるから
Ｎ Ｏ！ ’ ＜Ｎ ｏ２ ・・・■
となる。
即ち、同じ耐圧ならばｎウェルの不純物濃度は。
従来の第４図（ｂ）に比べて本発明の第４図（ｃ）の構
造の方が低くて良いことを示している。
造の方が低くて良いことを示している。
以上のようにして、本実施例によれば、ｎウェル領域９
によりバンチスルーを防ぎコレクタ・エミッタ間距離、
即ち、ベース幅を狭くすることができもかつ、エミッタ
とコレクタの配置を入れ変え、高不純物濃度のｎ形波散
層１０とｎ形埋込層２により取り囲むことでｈ Ｆｉｌ
の改善と素子面積の減少を図ることができ、高性能高集
積なラテラルｐｎｐトランジスタを得ることができる。
によりバンチスルーを防ぎコレクタ・エミッタ間距離、
即ち、ベース幅を狭くすることができもかつ、エミッタ
とコレクタの配置を入れ変え、高不純物濃度のｎ形波散
層１０とｎ形埋込層２により取り囲むことでｈ Ｆｉｌ
の改善と素子面積の減少を図ることができ、高性能高集
積なラテラルｐｎｐトランジスタを得ることができる。
第５図は他の実施例で、耐圧改善とベース幅の縮小によ
る周波数特性の改善を図ったものである。
る周波数特性の改善を図ったものである。
第３図では、エミッタ側から張り出しているオーバラッ
プ電極８ａのために、コレクタ５ａの拡散層表面近傍で
電界集中が起こりブレークダウンするが、第５図では、
新たにＰ形低不純物濃度層５０１を追加してブレークダ
ウンを防いでいる。
プ電極８ａのために、コレクタ５ａの拡散層表面近傍で
電界集中が起こりブレークダウンするが、第５図では、
新たにＰ形低不純物濃度層５０１を追加してブレークダ
ウンを防いでいる。
ｐ形低不純物濃度層５０１は、高電圧下でピンチオンし
て電界集中を緩和し、ブレークダウンを抑える。このｐ
形層５０１はコレクタとしても働くので、ラテラルｐｎ
ｐのベース幅はその分狭くなり、周波数特性を良くでき
る。また、オーバーラツプ電極構造であるので、信頼性
も問題ない。
て電界集中を緩和し、ブレークダウンを抑える。このｐ
形層５０１はコレクタとしても働くので、ラテラルｐｎ
ｐのベース幅はその分狭くなり、周波数特性を良くでき
る。また、オーバーラツプ電極構造であるので、信頼性
も問題ない。
第６図は他の実施例で、高耐圧ラテラルｐｎｐに適用し
た例である。厚いエピタキシャル層４１を得るには、本
願出願人によって以前に提案された［半導体装置の製造
方法」 （特開昭５８−４３９０３ ）を利用すれば良
い。素子分離はエピタキシャル層の薄い部分４で行なっ
ている。１５０ｖ以上の高耐圧を得る場合に有利な構造
である。
た例である。厚いエピタキシャル層４１を得るには、本
願出願人によって以前に提案された［半導体装置の製造
方法」 （特開昭５８−４３９０３ ）を利用すれば良
い。素子分離はエピタキシャル層の薄い部分４で行なっ
ている。１５０ｖ以上の高耐圧を得る場合に有利な構造
である。
７第７図は、第６図の例で、コレクタおよびエミッタと
して用いるｐ形波散層５の代りに、分離拡散層３を用い
た例である。この場合、ｐｎｐトランジスタのコレクタ
・エミッタ拡散の深さが大きくなることによって高耐圧
を得やすくなる。また、工程簡略化、コスト低減に有利
である。
して用いるｐ形波散層５の代りに、分離拡散層３を用い
た例である。この場合、ｐｎｐトランジスタのコレクタ
・エミッタ拡散の深さが大きくなることによって高耐圧
を得やすくなる。また、工程簡略化、コスト低減に有利
である。
第８図は、本発明の素子面積低減効果を示したものであ
る。第８図（ａ）は従来の改良型ラテラルｐｎｐの主要
な拡散層の平面パターンで、２５０ｖ酎圧の例である。
る。第８図（ａ）は従来の改良型ラテラルｐｎｐの主要
な拡散層の平面パターンで、２５０ｖ酎圧の例である。
第８図（ｂ）は、本発明の２５０Ｖ酎圧のラテラルｐｎ
ｐの平面パターンで、第８図（ａ）と同一レイアウドル
ールを用いて設計した例である。従来例に比べて素子面
積が６０％と、約半分近くまで減少していることが分る
。高集積化に適したラテラルｐｎｐを本発明の構造によ
り得られる。
ｐの平面パターンで、第８図（ａ）と同一レイアウドル
ールを用いて設計した例である。従来例に比べて素子面
積が６０％と、約半分近くまで減少していることが分る
。高集積化に適したラテラルｐｎｐを本発明の構造によ
り得られる。
本発明によれば、ラテラルｐｎｐの周波数特性を低下さ
せずに耐圧向上と素子面積の低減を図ることができる。
せずに耐圧向上と素子面積の低減を図ることができる。
例えば、２５０Ｖの耐圧のＩＣを実現する場合、ｎｐｎ
トランジスタの耐圧を確保するために、エピタキシャル
層は３０Ω１以上となるので、ラテラルｐｎｐのベース
幅は従来構造ではマスク上で５０μｍ以上となる。その
ため、ラテラルｐｎｐの利得帯域幅積ｆ７は、Ｉ Ｍ
Ｈｚ以下となり、周波数特性が悪い。しかし、本発明を
用いることで、耐圧２５０ｖを維持したまま、ベース幅
を２０μｍと短かくできるので、ｆＴは４〜５ Ｍ Ｈ
ｚと数倍も性能が上げられる効果がある。その上、同一
レイアウドルールで素子設計した場合、従来に比べて素
子面積が約半分にできるという効果もある。
トランジスタの耐圧を確保するために、エピタキシャル
層は３０Ω１以上となるので、ラテラルｐｎｐのベース
幅は従来構造ではマスク上で５０μｍ以上となる。その
ため、ラテラルｐｎｐの利得帯域幅積ｆ７は、Ｉ Ｍ
Ｈｚ以下となり、周波数特性が悪い。しかし、本発明を
用いることで、耐圧２５０ｖを維持したまま、ベース幅
を２０μｍと短かくできるので、ｆＴは４〜５ Ｍ Ｈ
ｚと数倍も性能が上げられる効果がある。その上、同一
レイアウドルールで素子設計した場合、従来に比べて素
子面積が約半分にできるという効果もある。
更に、本発明によればこぼれ電荷による信頼度耐圧劣化
などの問題も生じない構造を提供することができる。
などの問題も生じない構造を提供することができる。
第１図（ａ）、（ｂ）は従来のラテラルｐｎｐの平面図
と断面図、第２図は従来の改良例を示す断面構造図、第
３図（ａ）、（ｂ）は本発明の実施例を示す平面図と断
面図、第４図は本発明の詳細な説明するための図、第５
図〜第７図は本発明の他の実施例を示す断面構造図、第
８図は本発明の面積低減効果を説明するための平面図で
ある。 １・・・Ｐ形基板、２・・・ｎ形高不純物濃度埋込層、
３゜３ａ、３ｂ・・・ｐ形分離拡散層、４・・・ｎ形エ
ピタキシャル層、５ａ、５ｂ・・・Ｐ形波散層、５０１
・・・Ｐ形低不純物濃度層、６・・・ｎ形波散層、７・
・・酸化膜、８．８ａ、８ｂ、８ｃ・・・アルミ電極、
９・・・ｎウェル拡散層、１０・・・ｎ形波散層、１１
・・・層間絶縁膜、１２・・・２層目のアルミ電極、４
１・・・厚いｎ形エピタキシャル層。 尤 ３ 図 １′ 、ｆ７５ 図 ％＋ 図 第 ２ 図 第 ７ 図 第 ３ Ｈ−χ 第１頁の続き ＠発明者幸１）豊正 ０発 明 者 志 水 勲 ［相］発明者金子 電工 高崎市西横手町１１１番地 株式会社日立製作所高崎工
場内央研究所内
と断面図、第２図は従来の改良例を示す断面構造図、第
３図（ａ）、（ｂ）は本発明の実施例を示す平面図と断
面図、第４図は本発明の詳細な説明するための図、第５
図〜第７図は本発明の他の実施例を示す断面構造図、第
８図は本発明の面積低減効果を説明するための平面図で
ある。 １・・・Ｐ形基板、２・・・ｎ形高不純物濃度埋込層、
３゜３ａ、３ｂ・・・ｐ形分離拡散層、４・・・ｎ形エ
ピタキシャル層、５ａ、５ｂ・・・Ｐ形波散層、５０１
・・・Ｐ形低不純物濃度層、６・・・ｎ形波散層、７・
・・酸化膜、８．８ａ、８ｂ、８ｃ・・・アルミ電極、
９・・・ｎウェル拡散層、１０・・・ｎ形波散層、１１
・・・層間絶縁膜、１２・・・２層目のアルミ電極、４
１・・・厚いｎ形エピタキシャル層。 尤 ３ 図 １′ 、ｆ７５ 図 ％＋ 図 第 ２ 図 第 ７ 図 第 ３ Ｈ−χ 第１頁の続き ＠発明者幸１）豊正 ０発 明 者 志 水 勲 ［相］発明者金子 電工 高崎市西横手町１１１番地 株式会社日立製作所高崎工
場内央研究所内
Claims (1)
- 【特許請求の範囲】 １、−導電形の半導体基体の主表面領域に、互いに離れ
て設けられた上記基体と反対導電型のエミッタ領域とコ
レクタ領域を有し、上記基体をベース領域とするラテラ
ルトランジスタにおいて、上記コレクタ領域の周囲にエ
ミッタ領域を配置し、エミッタのコレクタに近い側に、
ベース領域と同一導電型の高不純物濃度領域を有し、エ
ミッタの外側にエミッタと接するように、前記高不純物
濃度層よりも、さらに−桁以上高い濃度で、上記基体と
同一導電型の埋込層にまで達する程深い上記基体と同一
導電型の拡散層を有してなることを特徴とする半導体装
置。 ２、特許請求の範囲第１項記載の半導体装置において、
コレクタ表面周囲に上記基体と反対導電型の低不純物濃
度領域が接してなることを特徴とする半導体装置。 ３、特許請求の範囲第２項記載の半導体装置において、
エミッタ電極がコレクタ周囲の上記基体と反対導電型の
低不純物濃度領域上まで絶縁物を介して延在してなるこ
とを特徴とする半導体装置。 ４、特許請求の範囲第２項、又は第３項記載の半導体装
置において、上記基体は上記基体と反対導電型の半導体
基板の一部凹陥部上にエピタキシャル成長させた深い半
導体領域であることを特徴とする半導体装置。 ５、特許請求の範囲第４項記載の半導体装置において、
エミッタ領域およびコレクタ領域として用する拡散層は
、分離拡散層としても用いていることを特徴とする半導
体装［。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59087704A JPS60233856A (ja) | 1984-05-02 | 1984-05-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59087704A JPS60233856A (ja) | 1984-05-02 | 1984-05-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60233856A true JPS60233856A (ja) | 1985-11-20 |
Family
ID=13922301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59087704A Pending JPS60233856A (ja) | 1984-05-02 | 1984-05-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60233856A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077594A (en) * | 1990-03-16 | 1991-12-31 | Motorola, Inc. | Integrated high voltage transistors having minimum transistor to transistor crosstalk |
| US5272371A (en) * | 1991-11-19 | 1993-12-21 | Sgs-Thomson Microelectronics, Inc. | Electrostatic discharge protection structure |
-
1984
- 1984-05-02 JP JP59087704A patent/JPS60233856A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077594A (en) * | 1990-03-16 | 1991-12-31 | Motorola, Inc. | Integrated high voltage transistors having minimum transistor to transistor crosstalk |
| US5272371A (en) * | 1991-11-19 | 1993-12-21 | Sgs-Thomson Microelectronics, Inc. | Electrostatic discharge protection structure |
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