JPH1074958A - 半導体集積回路およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 基板への漏れ電流の少ない、大電流用途のダ
イオード素子を効率よく集積化する。 【解決手段】 基板１０表面にＮ＋埋め込み層１２を形
成する。またこの上にはアノード埋め込み層１５を重
ね、Ｎ＋埋込み層１２の周囲には、Ｎ＋導出領域１６
を、アノード埋込み層１５の周囲にはアノード導出領域
１８を形成する。またアノード導出領域とＮ＋導出領域
１６を重ねることで、抵抗値を調整し、図２の点ａの電
位を点ｂの電位よりも大きくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バイポーラ集積回
路の出力トランジスタ保護用のスパークキラーダイオー
ドに関する。

【０００２】

【従来の技術】例えば３相モータドライバは、図７のよ
うに直流電源１，２間に、直列接続されたトランジスタ
（Ｔｒ１−Ｔｒ２，Ｔｒ３−Ｔｒ４，Ｔｒ５−Ｔｒ６）
が並列接続され、Ｔｒ１−Ｔｒ２，Ｔｒ３−Ｔｒ４およ
びＴｒ５−Ｔｒ６の間から取り出された出力端子がモー
タに接続されている。

【０００３】このように負荷が誘導性負荷の場合、モー
タの回転／停止に伴う正／逆方向の起電力が発生する。
従来は、ＩＣ化された直列接続トランジスタのコレクタ
・エミッタ間にショットキーバリアダイオードを接続
し、前記逆方向起電力によって出力端子３がＧＮＤ電位
より低く又はＶＣＣ電位より高くなった際にダイオード
４がＯＮする事で前記起電力を固定電位へ逃がし、直列
接続されたトランジスタを含むＩＣの内部を保護してい
た。特にダイオード４に数Ａもの大電流を流す場合は、
ダイオード４として個別部品を用いて構成していた。

【０００４】ところで、ユーザ側からすれば、機器の部
品点数を減らす為にダイオード４もＩＣ化したいのは当
然の要求である。この一例として、例えば特開平６−１
００４５９号公報がある。これは従来、ＮＰＮトランジ
スタのベース−エミッタ間を短絡させ、コレクタ−ベー
ス間でＰＮ接合ダイオードを活用していた。ところがＰ
型ベースをエミッタ、Ｎ型コレクタやＮ型埋込み層をベ
ース、Ｐ型基板をコレクタとするＰＮＰ型の寄生トラン
ジスタが発生し、前記ＰＮ接合ダイオードの順方向動作
と同時に、寄生トランジスタも動作し、基板に電流が流
れて大きな電力損失を生じるため、図８のような構成の
ダイオードが提案された。

【０００５】つまりＰ型半導体基板１０とＮ型半導体層
１１との間にＮ＋型の埋込み層１２が設けられ、この埋
込み層１２を囲むようにＰ＋型の分離領域１３が半導体
層１１表面から半導体基板１０まで拡散され、１つのア
イランド１４を形成している。更に前記埋込み層１２の
上には一部重なるようにＰ＋型の埋込み層１５が形成さ
れている。このＰ＋型の埋込み層１５を囲み、半導体層
１１表面からＮ＋型の埋込み層１２に到達するＮ＋型の
導出領域１６が設けられ、この囲まれた領域にはＮ＋型
の拡散領域１７が形成されている。更には導出領域１６
で囲まれた領域に於いて、前記拡散領域１７を囲み、半
導体層１１からＰ＋型の埋込み層１５に到達するＰ＋型
の導出領域１８が設けられている。更には、前記拡散領
域１７には、カソード電極１９が、Ｐ＋型の導出領域１
７にはアノード電極２０が設けられ、この電極はＮ＋型
の導出領域１６と電気的に接続されている。

【０００６】つまりＰ＋型の導出領域１８や埋込み層１
５がアノード領域、Ｎ＋型の拡散領域１７やＮ型の半導
体層（導出領域１８で囲まれた領域）がカソード領域と
なり、ダイオードが構成されている。

【０００７】

【発明が解決しようとする課題】また前記公開公報に
は、Ｎ＋型の埋込み層１２をベース、Ｐ＋型の埋込み層
１５をエミッタおよびＰ型の半導体基板１０や分離領域
１３をコレクタとするＰＮＰ型の寄生トランジスタＴｒ
２が生じているが、電極２０の接続によりこの寄生トラ
ンジスタのベースとエミッタが同電位となり、寄生効果
が防止できるとコメントしているが、実際には、この寄
生が防止できていないことが判ってきた。

【０００８】

【課題を解決するための手段】図９は、その原因の解析
図である。ここでＰ＋型の埋込層１５をベース、カソー
ド領域２１（導出領域１８で囲まれた領域）をエミッタ
およびＮ＋型の埋込み層１２をコレクタとするＮＰＮ型
の寄生トランジスタをＴｒ１とし、Ｐ＋型の導出領域１
８の抵抗をＲ１、Ｎ＋型の導出領域１６をＲ２とする
と、図９のような等価回路が描ける。例えばＲ２の抵抗
値が大きく、またＲ１の抵抗値が小さいと、点ａの電位
の方が点ｂの電位より小さくなる。つまりＴｒ２のベー
ス−エミッタ間は順バイアスとなり、Ｔｒ２は、基板の
方に寄生電流が流れてしまうことが判った。

【０００９】つまり第１として、アノード導出領域の抵
抗値と逆導電型の導出領域の抵抗値を調整し、逆導電型
の埋込み層とアノード埋込み層が逆バイアスまたは同電
位となることで解決するものである。実際は、導出領域
１６，１８の抵抗値を考慮しなければならず、寄生トラ
ンジスタＴｒ２のベースエミッタ間を逆バイアスまたは
同電位とすれば、この寄生トランジスタＴｒ２は、動作
せず基板側に電流が流れなくなるので電力損失を従来よ
り減らすことが出きる。

【００１０】第２に、アノード導出領域の一部と逆導電
型の導出領域の一部を重畳させ、逆導電型の埋込み層と
前記アノード埋込み層を、逆バイアスまたは同電位とさ
せることで解決するものである。特にここでは、図８に
於いて、Ｎ＋型の導出領域１６の内側のライン（リング
状に形成されている内側側辺）をアノード導出領域１８
と重畳させれば、抵抗値Ｒ２は拡散領域の線幅が広がる
ために小さくなり、Ｒ１は、重畳される分抵抗値が大き
くなる。導出領域１６，１８を重畳させずに抵抗値を調
整するのと異なり、一部が重畳するためこのダイオード
のサイズも小さくすることができる。

【００１１】更には、直流電源間に相補的に動作する２
つのトランジスタを直列接続し、このトランジスタの電
流流入側に前記第１電極を接続し、電流流出側に前記第
２電極を接続することで解決するものである。

【００１２】

【発明の実施の形態】以下に本発明の実施の形態を図１
を参照しながら詳細に説明する。ここで図８で用いた符
号を図１に於いても使用する。まずＰ型の半導体基板１
０が有り、この上にはＮ型のエピタキシャル層１１が積
層されている。このエピタキシャル層は、気相成長法で
膜厚８〜１６μｍ程度被着されている。

【００１３】このエピタキシャル層１１と前記半導体基
板１０との間には、Ｎ＋型の埋込み層１２が設けられて
おり、この埋込み層１２よりも若干サイズの小さいＰ＋
型のアノード埋込み層１５がＮ＋型の埋込み層１２の上
に形成されている。ここでは埋込み層１２の上部がアノ
ード埋込み層１５の下部と重畳している。またこの埋込
み層１２を囲み、エピタキシャル層１１の表面から半導
体基板１０にまで到達するＰ＋型の分離領域１３が形成
されている。ここでこの分離領域は、上下分離で達成さ
れているが、特に通常分離、また上の分離を浅く、下の
分離を深くした上下分離、上下分離の上部をＬＯＣＯＳ
に置き換えたもの等色々なものが考えられる。

【００１４】ここで分離領域１３で囲まれた島領域は、
半導体基板の中に数多く形成され、この中に縦型／横型
ＮＰＮＴｒ、縦型／横型ＰＮＰＴｒ、ダイオード、抵抗
およびコンデンサ等が形成される。ここで例えばモータ
ードライバーＩＣは、図７の直列接続されたＴｒ１−Ｔ
ｒ２，Ｔｒ３−Ｔｒ４、Ｔｒ５−Ｔｒ６の少なくとも１
つがチップに形成され、更に本発明のダイオードが形成
されており、前記島領域に夫々組み込まれている。

【００１５】以下、このダイオードについて更に詳しく
説明してゆく。前述したように、平面的に見てアノード
埋込み層１５は、Ｎ＋型の埋込み層１２よりも若干小さ
く形成されているので、図１のアノード埋込み層１５の
両端には、Ｎ＋型の埋込み層１２が顔を出している。そ
してＮ＋型の導出領域１６は、アノード埋込み層１５を
囲み、エピタキシャル層１１表面から前記顔を出してい
るＮ＋型の埋込み層１２へ拡散形成されている。更に
は、アノード導出領域１８は、エピタキシャル表面から
アノード埋込み層１５の周囲に到達して形成され、この
アノード導出領域で囲まれた領域の表面には、Ｎ＋型の
カソードコンタクト領域１７が形成されている。

【００１６】つまりカソードコンタクト領域１７の周囲
をアノード導出領域１８が囲み、その外側を導出領域１
６が囲み、更に外側を分離領域１３が囲んでいる。また
カソードコンタクト１７にはカソード電極である第１電
極１９がコンタクトし、アノード導出領域およびＮ＋型
の導出領域１６には、アノード電極である第２電極２０
がコンタクトしている。つまりアノード導出領域１８の
表面とＮ＋型の導出領域１６の表面は、第２電極により
同電位となっている。

【００１７】本発明の特徴は、図１に示した寄生トラン
ジスタＴｒ２の動作を止めるために、Ｎ＋型の導出領域
１６およびアノード導出領域の抵抗値を調整することに
ある。以下に図２も参照しながら更に詳しく説明する。
先ず図２の寄生Ｔｒ１は、アノード埋込み層１５がベー
ス、Ｎ＋型の埋込み層１２がコレクタおよびアノード導
出領域１８で囲まれた領域であるＮ型のエピタキシャル
層１１、カソードコンタクト領域１７がエミッタとな
る。またＴｒ２は、Ｎ＋型の埋込み層１２がベース、Ｐ
型半導体基板１０がコレクタおよびアノード埋込み層１
５がエミッタとなっている。またアノード導出領域１８
は、縦長に拡散されているため抵抗Ｒ１となり、更に逆
導電型の導出領域１６も同様に抵抗Ｒ２となる。抵抗Ｒ
１、Ｒ２の上端は、第１電極２０と接続され、同電位と
なっているが、抵抗Ｒ１、Ｒ２の下端及びアノード埋込
み層１５、Ｎ＋型の埋込み層１２は、前者がＴｒ１のベ
ース、Ｔｒ２のエミッタと接続されており、更に後者
は、Ｔｒ１のコレクタ、Ｔｒ２のベースと接続された形
となっている。

【００１８】図２のＴｒ１のコレクタ−エミッタ間に流
れる電流は、本発明ダイオードの順方向電流Ｉｆとな
り、Ｔｒ２のエミッタ−コレクタ間に流れる電流、つま
り寄生電流がＩｓｕｂとなる。ここでＴｒ２のベース−
エミッタ間が同電位または逆バイアスとなれば、Ｔｒ２
は、動作しない。具体的には点ａと点ｂが同電位、また
は点ａの電位が点ｂの電位よりも高ければ良い。更に詳
細に述べるなら、点ｂの電位が点ａの電位に対してトラ
ンジスタのＯＮ電圧（０．７Ｖ）より高くならなければ
よい。従って流れる電流にも依るが、点ｂの電位を低く
するために抵抗Ｒ１の値を大きく、点ａの電位を高くす
るために抵抗Ｒ２の値を小さくすれば良い。図１に戻れ
ば、（不純物濃度を固定した場合に）抵抗Ｒ１を大きく
するには、アノード導出領域１８の幅（基板１０に対し
て垂直方向に見たときの面積）を小さくするか、拡散深
さを長くする必要がある。また抵抗Ｒ２の抵抗値を小さ
くするには、逆導電型の導出領域１６の幅を大きくする
か、拡散深さを短くする必要がある。ここで図１のよう
に、抵抗Ｒ１、Ｒ２の拡散深さの大小は、エピタキシャ
ル層厚み等の他の要因で実質決定されるので、幅を調整
することで、図２の寄生発生を防止することができる。

【００１９】図８の従来例の図面に戻れば、導出領域１
６、１８が離間した状態で、導出領域１６の幅を広く、
導出領域１８の幅を狭く形成すると、導出領域１６の横
拡散が広がる分ＩＣのチップ面積を広げることになる。
そこで図１のように重畳させることを考えた。つまり図
８で説明すれば、アノード導出領域１８の線幅を従来と
同じにし、導出領域１６の外周の位置を同じにして、導
出領域１６の内周をアノード導出領域１８の外周と重畳
するようにその線幅を広げれば、Ｒ２の抵抗値は小さく
なり、Ｒ１は、重畳される分抵抗値は大きくなる。つま
り導出領域１６の幅を広げるが、重畳させるためにチッ
プ面積を広げることなく実現できる。

【００２０】この時、アノード導出領域１８の不純物濃
度を、少なくとも導出領域１６の導電型（Ｎ型）を反転
させない程度の不純物濃度としておく。こうしておけ
ば、図３に示したように、アノード導出領域１８と導出
領域１６とが重畳した部分（図示斜線部）は高比抵抗の
領域となり、アノード導出領域１８の抵抗値を減じるこ
とができない領域となる。つまり重畳した分だけ、アノ
ード導出領域１８の線幅を減じたことに等しくなる。
尚、アノード埋め込み層１５の不純物濃度も、Ｎ＋導出
領域１６の導電型を反転させない程度の不純物濃度とし
ておけば更に効果的である。

【００２１】従って点ａの電位を大きく、点ｂの電位を
小さくできるため（或いは同電位）とする事ができ、寄
生トランジスタＴｒ２の動作を止めることができ、図７
の直列Ｔｒに入り込む誘導性負荷による起電流を本発明
のダイオードで吸収させることができる。以下に図４〜
図６を用いて本発明のダイオードの製造方法を説明す
る。先ず図４（Ａ）に示したように、Ｐ型のシリコン半
導体基板１０を準備し、その表面に酸化膜を形成し、こ
れをホトエッチングにより開口して選択マスクとし、ア
ンチモンを拡散することによりＮ＋埋め込み層１２を形
成する。

【００２２】図４（Ｂ）を参照して、酸化膜の上にレジ
ストマスクを形成し、ボロンをイオン注入することによ
り、Ｎ＋埋め込み層１２に重ねてアノード埋め込み層１
５を、埋め込み層１２周囲を囲む基板１０表面には分離
領域１３の下部分を形成する。図５（Ａ）を参照して、
基板１０上に膜厚１０μ程度のＮ型のエピタキシャル層
を成長してＮ型半導体層１１を形成する。

【００２３】図５（Ｂ）を参照して、エピタキシャル層
表面に酸化膜を形成し、これをホトエッチングにより開
口して選択マスクとし、表面からリンを拡散することに
よりＮ＋埋め込み層１２に達するＮ＋型の導出領域１６
を形成する。この時、拡散窓の線幅（図示Ｘ）を従来よ
り拡大して、１０〜１５μの線幅で拡散し、導出領域１
６とアノード埋め込み層１５とが重なった際に導出領域
１６の導電型が反転しない程度の不純物濃度とする。

【００２４】図６（Ａ）を参照して、ホトエッチングに
より選択マスクを変更し、ボロンを拡散することによ
り、エピタキシャル層表面からアノード埋め込み層１５
に達するアノード導出領域１８を形成する。同時に分離
領域１３の上部分も形成する。この時、拡散窓の線幅
（図示Ｙ）は従来と同じく１０μ程度とし、導出領域１
６とアノード導出領域１８とが重畳したときにアノード
導出領域１８の導電型が反転しない程度の不純物濃度で
拡散する。また、アノード導出領域１８が消失しない程
度に、拡散窓（Ｘ）と拡散窓（Ｙ）との距離を調整す
る。

【００２５】そして、図示しないがＮ＋型のカソードコ
ンタクト領域１７をＮＰＮトランジスタのエミッタ拡散
により形成し、各電極１９、２０を配置して図１の構造
を得る。斯る製造方法によれば、アノード埋め込み層１
５とアノード導出領域１８とを分離領域１３と共用して
製造できるので、製造プロセスを簡素化できるメリット
がある。

【００２６】また、アノード埋め込み層１５には、寄生
トランジスタＴｒ２のエミッタ電位を低くするために、
抵抗値を大（不純物濃度を小さく）したいという要求が
あるのに対し、分離領域１３の下部分はできるだけ上方
向への拡散量を多くして上部分の横方向拡散を抑え、微
細化したいという要求がある。上記の製造方法によれ
ば、アノード埋め込み層１５の不純物濃度を比較的高く
保つことで微細化を果たし、もってアノード埋め込み層
１５の直列抵抗分が小さくなる点を、アノード導出領域
１８とＮ＋導出領域１６とを重畳させることにより回避
することができる。従ってプロセスの簡略化と微細化、
及び寄生トランジスタＴｒ２の動作の抑制を同時に達成
することができるものである。

【００２７】

【発明の効果】以上に説明したとおり、本発明によれば
アノード導出領域１８と逆導電型の導出領域１６の抵抗
値を調整することで基板１０への漏れ電流を大幅に低減
したダイオード素子を集積化できる利点を有する。また
漏れ電流を低減することで、集積回路における誤動作、
ラッチアップの防止を図ることができる。

【００２８】また前記２つの導出領域１６、１８を重畳
させることで、抵抗値の調整が可能となり、更には逆導
電型の導出領域の内側を広げ、アノード導出領域１８と
重畳させることで、ＩＣチップ面積を広げることなく実
現でき、スパークキラーダイオードを集積化し、且つ電
子機器の小型化、高密度化に寄与できるものである。更
に、アノード埋め込み層１５と分離領域１３の下部分を
共用にして且つ不純物濃度を高めに設定できるので、プ
ロセスの簡略化と微細化をも達成することができるもの
である。

【図面の簡単な説明】

【図１】本発明の実施の形態を説明する為の断面図であ
る。

【図２】図１の寄生トランジスタ動作を説明するための
図である。

【図３】図１の部分拡大断面図である。

【図４】本発明の製造方法を説明するための断面図であ
る。

【図５】本発明の製造方法を説明するための断面図であ
る。

【図６】本発明の製造方法を説明するための断面図であ
る。

【図７】本発明のダイオードを採用したインバータ回路
図である。

【図８】従来のダイオードを説明する断面図である。

【図９】図８の寄生トランジスタを説明するための図で
ある。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 一導電型の半導体基板と、前記半導体基
   板の表面に形成した逆導電型の埋め込み層と、前記基板
   の上に形成した逆導電型のエピタキシャル層を、前記埋
   め込み層を囲むように分離することで形成した島領域
   と、前記島領域の前記逆導電型の埋め込み層に接して埋
   め込まれた、一導電型のアノード埋め込み層と、前記島
   領域の表面から前記アノード埋め込み層に達する一導電
   型のアノード導出領域と、前記アノード導出領域で囲ま
   れた逆導電型の領域の表面に形成した逆導電型のカソー
   ドコンタクト領域と、前記エピタキシャル層の表面から
   前記逆導電型の埋め込み層に達し、前記アノード埋め込
   み層を囲む逆導電型の導出領域と、前記逆導電型の導出
   領域と前記アノード導出領域とを電気的に接続する第１
   電極と、前記カソードコンタクト手段に電気的に接続さ
   れる第２電極とを備えた半導体集積回路に於いて、 前記アノード導出領域の抵抗値と前記逆導電型の導出領
   域の抵抗値を調整し、前記逆導電型の埋込み層と前記ア
   ノード埋込み層が逆バイアスまたは同電位となることを
   特徴とした半導体集積回路。
2. 【請求項２】 前記アノード導出領域の一部と前記逆導
   電型の導出領域の一部を重畳させ、前記逆導電型の埋込
   み層と前記アノード埋込み層は、逆バイアスまたは同電
   位となることを特徴とした請求項１記載の半導体集積回
   路。
3. 【請求項３】 直流電源間に相補的に動作する２つのト
   ランジスタを直列接続し、このトランジスタの電流流入
   側に前記第１電極を接続し、電流流出側に前記第２電極
   を接続したことを特徴とした請求項１または請求項２記
   載の半導体集積回路。
4. 【請求項４】 前記アノード導出領域の不純物濃度に対
   して前記逆導電型の導出領域の不純物濃度を大とし、且
   つ両者の端部を重畳したことを特徴とした請求項１記載
   の半導体集積回路。
5. 【請求項５】 前記逆導電型の導出領域の線幅を前記ア
   ノード導出領域の線幅より大とすることを特徴とした半
   導体集積回路。
6. 【請求項６】 一導電型の半導体基板の表面に逆導電型
   の埋め込み層を形成する工程と、 前記逆導電型の埋め込み層に重ねて一導電型のアノード
   埋め込み層を、前記逆導電型の埋め込み層の周囲に分離
   領域の一部を形成する工程と、 前記半導体基板の上に逆導電型のエピタキシャル層を形
   成する工程と、 前記エピタキシャル層の表面から前記逆導電型の埋め込
   み層に達する逆導電型の導出領域を形成する工程と、 前記エピタキシャル層の表面から前記アノード埋め込み
   層に達するアノード導出領域を、前記逆導電型の導出領
   域の端に重畳するように、前記逆導電型の導出領域の導
   電型を反転させることのない程度の不純物濃度で形成す
   る工程と、 前記アノード導出領域で囲まれた逆導電型の領域の表面
   に逆導電型のカソードコンタクト領域を形成する領域
   と、 前記逆導電型の導出領域と前記アノード導出領域とを電
   気的に接続する第１電極と、前記カソードコンタクト手
   段に電気的に接続される第２電極とを形成する工程と、
   を具備することを特徴とする半導体集積回路の製造方
   法。
7. 【請求項７】 前記アノード導出領域の拡散マスク幅に
   対して前記逆導電型の導出領域の拡散マスク幅を大とす
   ることを特徴とする請求項６記載の半導体集積回路の製
   造方法。