JPH0337739B2 - - Google Patents
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- Publication number
- JPH0337739B2 JPH0337739B2 JP58066560A JP6656083A JPH0337739B2 JP H0337739 B2 JPH0337739 B2 JP H0337739B2 JP 58066560 A JP58066560 A JP 58066560A JP 6656083 A JP6656083 A JP 6656083A JP H0337739 B2 JPH0337739 B2 JP H0337739B2
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- JP
- Japan
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- region
- island
- conductivity type
- type
- epitaxial layer
- Prior art date
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- Expired - Lifetime
Links
- 238000009792 diffusion process Methods 0.000 claims description 23
- 230000003071 parasitic effect Effects 0.000 claims description 15
- 238000002955 isolation Methods 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 8
- 238000000926 separation method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明はサイリスタ寄生効果を除去する半導体
集積回路に関する。
集積回路に関する。
(ロ) 従来技術
従来では第１図に示す如く、Ｐ型の半導体基板
１と、その上に積層されるＮ型エピタキシヤル層
２と、エピタキシヤル層２を各島領域３，４に分
離するP+型分離領域５と、第１の島領域３表面
に拡散されたP+型拡散領域６と、第２の島領域
４表面に拡散されたN+型の拡散領域７とを備え
た半導体集積回路に於いては、両拡散領域６，７
間にサイリスタ寄生効果を発生するおそれがあ
る。
１と、その上に積層されるＮ型エピタキシヤル層
２と、エピタキシヤル層２を各島領域３，４に分
離するP+型分離領域５と、第１の島領域３表面
に拡散されたP+型拡散領域６と、第２の島領域
４表面に拡散されたN+型の拡散領域７とを備え
た半導体集積回路に於いては、両拡散領域６，７
間にサイリスタ寄生効果を発生するおそれがあ
る。
すなわちP+型拡散領域６として高電位にバイ
アスされるラテラル型トランジスタのエミツタあ
るいはコレクタ領域またはＰ型拡散抵抗の場合
で、N+型拡散領域７としては低電位にバイアス
されるトンネル抵抗あるいはエピタキシヤル抵抗
端子である。斯る場合にはP+型拡散領域６、Ｎ
型の第１の島領域３、P+型の分離領域５、Ｎ型
の第２の島領域４でPNPNの自己バイアス型の
寄生サイリスタを形成し、寄生サイリスタがター
ンオンすると矢印の如く寄生電流が流れる。
アスされるラテラル型トランジスタのエミツタあ
るいはコレクタ領域またはＰ型拡散抵抗の場合
で、N+型拡散領域７としては低電位にバイアス
されるトンネル抵抗あるいはエピタキシヤル抵抗
端子である。斯る場合にはP+型拡散領域６、Ｎ
型の第１の島領域３、P+型の分離領域５、Ｎ型
の第２の島領域４でPNPNの自己バイアス型の
寄生サイリスタを形成し、寄生サイリスタがター
ンオンすると矢印の如く寄生電流が流れる。
第２図は寄生サイリスタの等価回路図であり、
Tr1はP+型拡散領域６Ｎ型の第１の島領域３およ
びP+型の分離領域５で形成されるPNPトランジ
スタであり、Tr2はＮ型の第１の島領域３P+型の
分離領域５およびＮ型の第２の島領域７で形成さ
れるNPNトランジスタである。
Tr1はP+型拡散領域６Ｎ型の第１の島領域３およ
びP+型の分離領域５で形成されるPNPトランジ
スタであり、Tr2はＮ型の第１の島領域３P+型の
分離領域５およびＮ型の第２の島領域７で形成さ
れるNPNトランジスタである。
斯る寄生サイリスタ効果は半導体基板１とコン
タクトしている接地端子より先に電源端子をソケ
ツトに挿入したときに発生して基板電位が上が
り、接地端子をソケツトに挿入しても数100ｍＡ
の電流が流れ続ける。
タクトしている接地端子より先に電源端子をソケ
ツトに挿入したときに発生して基板電位が上が
り、接地端子をソケツトに挿入しても数100ｍＡ
の電流が流れ続ける。
(ハ) 発明の目的
本発明は斯点に鑑みてなされ、寄生サイリスタ
効果を完全に防止する半導体集積回路を提供する
ものである。
効果を完全に防止する半導体集積回路を提供する
ものである。
(ニ) 発明の構成
本発明に依る半導体集積回路は第３図に示す如
く、一導電型の半導体基板１１と、その上に積層
される逆導電型のエピタキシヤル層１２と、エピ
タキシヤル層１２を各島領域１３，１４，１５に
PN分離する一導電型の分離領域１６と、第１の
島領域１３表面に設けた一導電型の拡散領域１７
と、第２の島領域１４表面に設けた逆導電型の拡
散領域１８と、第３の島領域１５に設けた抵抗領
域１９とで構成され、抵抗領域１９を分離領域１
６と第２の島領域１４間にオーミツク接続するこ
とに特徴を有する。
く、一導電型の半導体基板１１と、その上に積層
される逆導電型のエピタキシヤル層１２と、エピ
タキシヤル層１２を各島領域１３，１４，１５に
PN分離する一導電型の分離領域１６と、第１の
島領域１３表面に設けた一導電型の拡散領域１７
と、第２の島領域１４表面に設けた逆導電型の拡
散領域１８と、第３の島領域１５に設けた抵抗領
域１９とで構成され、抵抗領域１９を分離領域１
６と第２の島領域１４間にオーミツク接続するこ
とに特徴を有する。
(ホ) 実施例
本実施例では第３図に示す如く、Ｐ型のシリコ
ン半導体基板１１上にＮ型のシリコンエピタキシ
ヤル層１２を形成し、このエピタキシヤル層１２
をP+型の分離領域１６でPN分離して各島領域１
３，１４，１５を形成する。第１の島領域１３表
面には高電位にバイアスされるラテラル型トラン
ジスタのエミツタあるいはコレクタ領域あるいは
Ｐ型拡散抵抗を形成するＰ型の拡散領域１７を設
け、隣接した第２の島領域１４表面には低電位に
バイアスされるトンネル抵抗あるいはエピタキシ
ヤル抵抗取出端子等を形成するN+型の拡散領域
１８を設ける。
ン半導体基板１１上にＮ型のシリコンエピタキシ
ヤル層１２を形成し、このエピタキシヤル層１２
をP+型の分離領域１６でPN分離して各島領域１
３，１４，１５を形成する。第１の島領域１３表
面には高電位にバイアスされるラテラル型トラン
ジスタのエミツタあるいはコレクタ領域あるいは
Ｐ型拡散抵抗を形成するＰ型の拡散領域１７を設
け、隣接した第２の島領域１４表面には低電位に
バイアスされるトンネル抵抗あるいはエピタキシ
ヤル抵抗取出端子等を形成するN+型の拡散領域
１８を設ける。
第３の島領域１５表面には本発明の特徴とする
抵抗領域１９を形成する。抵抗領域１９はエピタ
キシヤル層１２の抵抗を利用するもの、図示の様
にベース拡散によりＰ型不純物の拡散で形成する
ものあるいはイオン注入技術によりその表面に薄
くＰ型不純物を注入して形成するものがあり、寄
生トランジスタTr1、Tr2のベース電流の大きさ
にも依るが約10KΩ〜100KΩの間の抵抗値に選
び、約0.3V程度の電圧降下が得られる様に設計
する。この抵抗領域１９の両端子Ａ、Ｂは第３図
の如く、分離領域１６と第２の島領域１４間の
A1、B1端子にオーミツクに接続される。第２の
島領域１４表面には低電位にバイアスされたN+
型の拡散領域１８とは別個にN+型のコンタクト
拡散領域２０を設け、これにオーミツク接触した
B1端子を蒸着アルミニウムで形成する。以上の
構成により、第１の島領域１３内のＰ型の拡散領
域およびＮ型のエピタキシヤル層１２、それに
P+型の分離領域１３が、夫々エミツタ、ベース
およびコレクタ領域に対応したラテラル型のトラ
ンジスタTr1を形成し、第１の島領域１３内のＮ
型のエピタキシヤル層１２、P+型の分離領域１
６および第２の島領域１４のＮ型のエピタキシヤ
ル層１２が、夫々コレクタ、ベースおよびエミツ
タ領域と対応したラテラル型のトランジスタTr2
を形成する。また抵抗領域１９の端子Ａ、Ｂは、
分離領域１６およびN+型のコンタクト領域２０
にある端子A1、B1と夫々接続されるので、この
抵抗は、トランジスタTr2のベース・エミツタ領
域間に接続されることになる。
抵抗領域１９を形成する。抵抗領域１９はエピタ
キシヤル層１２の抵抗を利用するもの、図示の様
にベース拡散によりＰ型不純物の拡散で形成する
ものあるいはイオン注入技術によりその表面に薄
くＰ型不純物を注入して形成するものがあり、寄
生トランジスタTr1、Tr2のベース電流の大きさ
にも依るが約10KΩ〜100KΩの間の抵抗値に選
び、約0.3V程度の電圧降下が得られる様に設計
する。この抵抗領域１９の両端子Ａ、Ｂは第３図
の如く、分離領域１６と第２の島領域１４間の
A1、B1端子にオーミツクに接続される。第２の
島領域１４表面には低電位にバイアスされたN+
型の拡散領域１８とは別個にN+型のコンタクト
拡散領域２０を設け、これにオーミツク接触した
B1端子を蒸着アルミニウムで形成する。以上の
構成により、第１の島領域１３内のＰ型の拡散領
域およびＮ型のエピタキシヤル層１２、それに
P+型の分離領域１３が、夫々エミツタ、ベース
およびコレクタ領域に対応したラテラル型のトラ
ンジスタTr1を形成し、第１の島領域１３内のＮ
型のエピタキシヤル層１２、P+型の分離領域１
６および第２の島領域１４のＮ型のエピタキシヤ
ル層１２が、夫々コレクタ、ベースおよびエミツ
タ領域と対応したラテラル型のトランジスタTr2
を形成する。また抵抗領域１９の端子Ａ、Ｂは、
分離領域１６およびN+型のコンタクト領域２０
にある端子A1、B1と夫々接続されるので、この
抵抗は、トランジスタTr2のベース・エミツタ領
域間に接続されることになる。
斯上の構造の等価回路図を第４図に示す。第４
図におけるTr1Tr2は第２図のものと同一であり、
Tr2のベース・エミツタ間に抵抗Ｒが接続され
る。この結果Tr1あるいはTr2のベースエミツタ
間電圧は抵抗Ｒの働きで約0.3Vにクランプされ
るので、寄生サイリスタはターンオンすることが
なく寄生効果を完全に防止できる。
図におけるTr1Tr2は第２図のものと同一であり、
Tr2のベース・エミツタ間に抵抗Ｒが接続され
る。この結果Tr1あるいはTr2のベースエミツタ
間電圧は抵抗Ｒの働きで約0.3Vにクランプされ
るので、寄生サイリスタはターンオンすることが
なく寄生効果を完全に防止できる。
(ヘ) 効果
本発明に依れば第３の島領域１５に抵抗領域１
９を設けるのみで従来と同一構造であつても寄生
サイリスタ効果を確実に防止できるので、半導体
集積回路の集積度を更に向上できる利点がある。
また従来と同一製造プロセスにて製造できるの
で、何ら製造プロセスの変更を必要とせず直ちに
実施可能である。またコンタクト拡散領域２０を
第２の島領域１４内に自由に配置できるので、設
計が容易であり且つ配線も直接拡散領域１８まで
延在する必要がないので集積化が容易である。
９を設けるのみで従来と同一構造であつても寄生
サイリスタ効果を確実に防止できるので、半導体
集積回路の集積度を更に向上できる利点がある。
また従来と同一製造プロセスにて製造できるの
で、何ら製造プロセスの変更を必要とせず直ちに
実施可能である。またコンタクト拡散領域２０を
第２の島領域１４内に自由に配置できるので、設
計が容易であり且つ配線も直接拡散領域１８まで
延在する必要がないので集積化が容易である。
第１図は従来例を説明する断面図、第２図は従
来の等価回路図、第３図は本発明を説明する断面
図、第４図は本発明の等価回路図である。 主な図番の説明、１１はＰ型の半導体基板、１
２はＮ型エピタキシヤル層、１３，１４，１５は
島領域、１９は抵抗領域である。
来の等価回路図、第３図は本発明を説明する断面
図、第４図は本発明の等価回路図である。 主な図番の説明、１１はＰ型の半導体基板、１
２はＮ型エピタキシヤル層、１３，１４，１５は
島領域、１９は抵抗領域である。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板と 該基板上に設けられた逆導電型のエピタキシヤ
ル層と 該エピタキシヤル層を複数の島領域に分離する
一導電型の分離領域とを備え、 高電位にバイアスされる第１の島領域表面の一
導電型の拡散領域と隣接する低電位にバイアスさ
れる第２の島領域表面の逆導電型の拡散領域との
間で、 前記一導電型の拡散領域、前記第１の島領域の
エピタキシヤル層、前記分離領域がエミツタ、ベ
ース、コレクタとなる第１の寄生トランジスタが
構成され、前記第１の島領域内のエピタキシヤル
層、分離領域、前記逆導電型の拡散領域がコレク
タ、ベース、エミツタとなる第２の寄生トランジ
スタが構成されてサイリスタ寄生効果を生ずる半
導体集積回路に於て、 第３の島領域に抵抗領域を設け、該抵抗領域を
前記分離領域と第２の島領域の逆導電型の拡散領
域とは別に設けた逆導電型のコンタクト拡散領域
間にオーミツクに接続することを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6656083A JPS59191348A (ja) | 1983-04-14 | 1983-04-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6656083A JPS59191348A (ja) | 1983-04-14 | 1983-04-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59191348A JPS59191348A (ja) | 1984-10-30 |
| JPH0337739B2 true JPH0337739B2 (ja) | 1991-06-06 |
Family
ID=13319436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6656083A Granted JPS59191348A (ja) | 1983-04-14 | 1983-04-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191348A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1232930B (it) * | 1987-10-30 | 1992-03-10 | Sgs Microelettronica Spa | Struttura integrata a componenti attivi e passivi inclusi in sacche di isolamento operante a tensione maggiore della tensione di rottura tra ciascun componente e la sacca che lo contiene |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100743A (en) * | 1980-12-16 | 1982-06-23 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
-
1983
- 1983-04-14 JP JP6656083A patent/JPS59191348A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100743A (en) * | 1980-12-16 | 1982-06-23 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59191348A (ja) | 1984-10-30 |
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