JPH0475662B2 - - Google Patents
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- Publication number
- JPH0475662B2 JPH0475662B2 JP58081270A JP8127083A JPH0475662B2 JP H0475662 B2 JPH0475662 B2 JP H0475662B2 JP 58081270 A JP58081270 A JP 58081270A JP 8127083 A JP8127083 A JP 8127083A JP H0475662 B2 JPH0475662 B2 JP H0475662B2
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- JP
- Japan
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- region
- island
- type
- conductivity type
- island region
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- Expired - Lifetime
Links
- 238000009792 diffusion process Methods 0.000 claims description 29
- 230000003071 parasitic effect Effects 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 14
- 238000002955 isolation Methods 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 8
- 238000000926 separation method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明はサイリスタ寄生効果を除去する半導体
集積回路に関する。
集積回路に関する。
(ロ) 従来技術
従来では第１図に示す如く、Ｐ型の半導体基板
１と、その上に積層されるＮ型のエピタキシヤル
層２と、エピタキシヤル層２を各島領域３，３′
に分離するP+型の分離領域４と、第１の島領域
３表面に拡散されたP+型拡散領域５と、第２の
島領域３′表面に拡散されたＰ型ベース拡散領域
６とエミツタ領域又は、クロス配線のためのN+
型のトンネル領域７とを備えた半導体集積回路に
於いては、P+型拡散領域５とトンネル領域７間
にサイリスタ寄生効果を発生するおそれがある。
１と、その上に積層されるＮ型のエピタキシヤル
層２と、エピタキシヤル層２を各島領域３，３′
に分離するP+型の分離領域４と、第１の島領域
３表面に拡散されたP+型拡散領域５と、第２の
島領域３′表面に拡散されたＰ型ベース拡散領域
６とエミツタ領域又は、クロス配線のためのN+
型のトンネル領域７とを備えた半導体集積回路に
於いては、P+型拡散領域５とトンネル領域７間
にサイリスタ寄生効果を発生するおそれがある。
即ちP+型拡散領域５として高電位にバイアス
されるＰ型拡散抵抗の場合にはP+型拡散領域５、
Ｎ型の第１の島領域３、P+型の分離領域４、Ｎ
型の第２の島領域３′、Ｐ型のベース拡散領域６、
N+型のエミツタ領域又はトンネル領域７で
PNPNPNの自己バイアス型の寄生サイリスタを
形成し、寄生サイリスタがターンオンして矢印の
如く寄生電流が流れる。特にベース拡散領域６を
浮して用いる場合等に寄生サイリスタが発生し易
い。
されるＰ型拡散抵抗の場合にはP+型拡散領域５、
Ｎ型の第１の島領域３、P+型の分離領域４、Ｎ
型の第２の島領域３′、Ｐ型のベース拡散領域６、
N+型のエミツタ領域又はトンネル領域７で
PNPNPNの自己バイアス型の寄生サイリスタを
形成し、寄生サイリスタがターンオンして矢印の
如く寄生電流が流れる。特にベース拡散領域６を
浮して用いる場合等に寄生サイリスタが発生し易
い。
第２図は寄生サイリスタの等価回路図であり、
Tr1はP+型拡散領域５、Ｎ型の第１の島領域３お
よびP+の分離領域４で形成されるPNPトランジ
スタであり、Tr2はＮ型の第１の島領域３、P+型
の分離領域４およびＮ型の第２の島領域３′で形
成されるNPNトランジスタであり、Tr3はP+型
の分離領域４、Ｎ型の第２の島領域３′およびＰ
型のベース拡散領域６で形成されるPNPトラン
ジスタであり、Tr4はＮ型の第２の島領域３′、
Ｐ型のベース拡散領域６およびN+型のエミツタ
領域又はトンネル領域７で形成されるNPNトラ
ンジスタである。
Tr1はP+型拡散領域５、Ｎ型の第１の島領域３お
よびP+の分離領域４で形成されるPNPトランジ
スタであり、Tr2はＮ型の第１の島領域３、P+型
の分離領域４およびＮ型の第２の島領域３′で形
成されるNPNトランジスタであり、Tr3はP+型
の分離領域４、Ｎ型の第２の島領域３′およびＰ
型のベース拡散領域６で形成されるPNPトラン
ジスタであり、Tr4はＮ型の第２の島領域３′、
Ｐ型のベース拡散領域６およびN+型のエミツタ
領域又はトンネル領域７で形成されるNPNトラ
ンジスタである。
斯る寄生サイリスタ効果は半導体基板１とコン
タクトしている接地端子より先に電源端子をソケ
ツトに挿入したときに発生して基板電位が上が
り、接地端子をソケツトに挿入しても数100mA
の電流が流れ続ける。
タクトしている接地端子より先に電源端子をソケ
ツトに挿入したときに発生して基板電位が上が
り、接地端子をソケツトに挿入しても数100mA
の電流が流れ続ける。
(ハ) 発明の目的
本発明は斯点に鑑みてなされ、従来のサイリス
タ効果を防止する半導体集積回路を提供すること
にある。
タ効果を防止する半導体集積回路を提供すること
にある。
(ニ) 発明の構成
本発明に依る半導体集積回路は第３図の如く、
Ｐ型の半導体基板１１と、その上に積層されたＮ
型エピタキシヤル層１２と、エピタキシヤル層１
２を各島領域１３，１４，１５にPN分離するP+
型分離領域１６と、第１の島領域１３表面に設け
たP+型拡散領域１７と、第２の島領域１４表面
に設けたＰ型ベース拡散領域１９およびN+型の
エミツタ領域又はトンネル領域２０と、本発明の
特徴とする第３の島領域１５に設けた抵抗領域２
１より構成され、この抵抗領域２１を第１の島領
域１３表面のP+型拡散領域１７と第１の島領域
１３間に接続し、且つ第１の島領域１３をフロー
テイングとして構成される。
Ｐ型の半導体基板１１と、その上に積層されたＮ
型エピタキシヤル層１２と、エピタキシヤル層１
２を各島領域１３，１４，１５にPN分離するP+
型分離領域１６と、第１の島領域１３表面に設け
たP+型拡散領域１７と、第２の島領域１４表面
に設けたＰ型ベース拡散領域１９およびN+型の
エミツタ領域又はトンネル領域２０と、本発明の
特徴とする第３の島領域１５に設けた抵抗領域２
１より構成され、この抵抗領域２１を第１の島領
域１３表面のP+型拡散領域１７と第１の島領域
１３間に接続し、且つ第１の島領域１３をフロー
テイングとして構成される。
(ホ) 実施例
本実施例では第３図の如く、Ｐ型シリコン半導
体基板１１と、その上に成長されるＮ型のシリコ
ンエピタキシヤル層１２と、エピタキシヤル層１
２を各島領域１３，１４，１５に分離拡散により
PN分離するP+型分離領域１６と、第１の島領域
１３表面に設けた拡散抵抗のP+型拡散領域１７
とエミツタ拡散によるN+型拡散領域１８と、第
２の島領域１４表面に設けたＰ型のベース拡散領
域１９およびN+型のエミツタ領域又はトンネル
領域２０とを備え、本発明の特徴とする抵抗領域
２１は第３の島領域１５表面に形成されている。
なお上記した各領域は所望の不純物の選択拡散に
よつて順次形成されている。
体基板１１と、その上に成長されるＮ型のシリコ
ンエピタキシヤル層１２と、エピタキシヤル層１
２を各島領域１３，１４，１５に分離拡散により
PN分離するP+型分離領域１６と、第１の島領域
１３表面に設けた拡散抵抗のP+型拡散領域１７
とエミツタ拡散によるN+型拡散領域１８と、第
２の島領域１４表面に設けたＰ型のベース拡散領
域１９およびN+型のエミツタ領域又はトンネル
領域２０とを備え、本発明の特徴とする抵抗領域
２１は第３の島領域１５表面に形成されている。
なお上記した各領域は所望の不純物の選択拡散に
よつて順次形成されている。
抵抗領域２１は独立した第３の島領域１５に形
成され、具体的にはエピタキシヤル層１２をその
まま用いるもの、ベース拡散により第３の島領域
１５に拡散するもの、あるいはイオン注入により
第３の島領域１５表面に形成するものとがあり、
本発明はいずれでも目的を達成できる。抵抗値は
Tr1のベース電流の大きさにも依るが略10kΩ〜
100kΩ程度の間で選ばれ、約0.3V程度の電圧降
下を生じる様に設計する。斯る抵抗領域２１の
Ａ，Ｂ端子は第１の島領域１３のP+型拡散領域
１７とN+型拡散領域１８間のA1B1端子に接続さ
れる。このとき第１の島領域１３は電源電圧Ｖc.c.
にバイアスされず、無バイアスのフローテイング
状態とする。これは電源電Ｖc.c.にバイアスする
と、電源と第１の島領域１３間に回路上抵抗領域
２１が接続されることになるからである。
成され、具体的にはエピタキシヤル層１２をその
まま用いるもの、ベース拡散により第３の島領域
１５に拡散するもの、あるいはイオン注入により
第３の島領域１５表面に形成するものとがあり、
本発明はいずれでも目的を達成できる。抵抗値は
Tr1のベース電流の大きさにも依るが略10kΩ〜
100kΩ程度の間で選ばれ、約0.3V程度の電圧降
下を生じる様に設計する。斯る抵抗領域２１の
Ａ，Ｂ端子は第１の島領域１３のP+型拡散領域
１７とN+型拡散領域１８間のA1B1端子に接続さ
れる。このとき第１の島領域１３は電源電圧Ｖc.c.
にバイアスされず、無バイアスのフローテイング
状態とする。これは電源電Ｖc.c.にバイアスする
と、電源と第１の島領域１３間に回路上抵抗領域
２１が接続されることになるからである。
斯る構造の等価回路図は第４図の如く、Tr1・
Tr2・Tr3・Tr4と第２図と同一の構成となり、
Tr1のベース・エミツタ間に抵抗Ｒが接続され
る。この結果Tr1のベース・エミツタ間が約0.3V
に保持されるので、寄生サイリスタのターンオン
を阻止する。
Tr2・Tr3・Tr4と第２図と同一の構成となり、
Tr1のベース・エミツタ間に抵抗Ｒが接続され
る。この結果Tr1のベース・エミツタ間が約0.3V
に保持されるので、寄生サイリスタのターンオン
を阻止する。
(ヘ) 効果
本発明に依れば寄生サイリスタ効果を抵抗領域
２１のみで容易に防止でき、半導体集積回路の集
積度の向上に寄与できる。また抵抗領域２１によ
り目的を達成できるので、半導体集積回路内で処
理でき且つその配置も行い易い。更に新しい製造
工程を付加することなく従来の製造工程により実
現できる。
２１のみで容易に防止でき、半導体集積回路の集
積度の向上に寄与できる。また抵抗領域２１によ
り目的を達成できるので、半導体集積回路内で処
理でき且つその配置も行い易い。更に新しい製造
工程を付加することなく従来の製造工程により実
現できる。
第１図は従来例を説明する断面図、第２図は従
来例の等価回路図、第３図は本発明を説明する断
面図、第４図は本発明の等価回路図である。 １１はＰ型半導体基板、１２はＮ型エピタキシ
ヤル層、１３，１４，１５は島領域、１６は分離
領域、１７はP+型拡散領域、１８はN+型拡散領
域、１９はＰ型ベース拡散領域、２０はN+型エ
ミツタ又はトンネル領域、２１は抵抗領域であ
る。
来例の等価回路図、第３図は本発明を説明する断
面図、第４図は本発明の等価回路図である。 １１はＰ型半導体基板、１２はＮ型エピタキシ
ヤル層、１３，１４，１５は島領域、１６は分離
領域、１７はP+型拡散領域、１８はN+型拡散領
域、１９はＰ型ベース拡散領域、２０はN+型エ
ミツタ又はトンネル領域、２１は抵抗領域であ
る。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板１１と、 該基板上に設けられた逆導電型のエピタキシヤ
ル層と、 該エピタキシヤル層を複数の島領域に分離する
一導電型の分離領域１６とを備え、 第１の島領域１３に形成され高電位にバイアス
される一導電型の拡散領域１７と前記第１の島領
域に隣接する第２の島領域１４に形成された一導
電型のベース領域１９の表面に形成され低電位に
バイアスされる逆導電型のエミツタ領域またはト
ンネル領域２０との間で、 前記一導電型の拡散領域１７、前記第１の島領
域１３、および前記分離領域１６で第１の寄生ト
ランジスタが形成され、 前記第１の島領域１３、前記分離領域１６、お
よび前記第２の島領域１４で第２の寄生トランジ
スタが形成され、 前記分離領域１６、前記第２の島領域１４、お
よび前記ベース領域１９で第３の寄生トランジス
タが形成され、 前記第２の島領域１４、前記ベース領域１９、
および前記エミツタ領域とで第４の寄生トランジ
スタが形成され、前記第１及至第４の寄生トラン
ジスタでサイリスタ寄生効果を生ずる半導体集積
回路に於て、 第３の島領域の表面に抵抗領域を設け、該抵抗
領域を前記第１の島領域表面の一導電型の拡散領
域と第１の島領域間に接続した事を特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8127083A JPS59205754A (ja) | 1983-05-09 | 1983-05-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8127083A JPS59205754A (ja) | 1983-05-09 | 1983-05-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59205754A JPS59205754A (ja) | 1984-11-21 |
| JPH0475662B2 true JPH0475662B2 (ja) | 1992-12-01 |
Family
ID=13741666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8127083A Granted JPS59205754A (ja) | 1983-05-09 | 1983-05-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59205754A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2619040B2 (ja) * | 1989-01-18 | 1997-06-11 | パイオニア株式会社 | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0337738A (ja) * | 1989-07-05 | 1991-02-19 | Nec Corp | Ｃｐｕ回路の暴走検出方式 |
-
1983
- 1983-05-09 JP JP8127083A patent/JPS59205754A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0337738A (ja) * | 1989-07-05 | 1991-02-19 | Nec Corp | Ｃｐｕ回路の暴走検出方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59205754A (ja) | 1984-11-21 |
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