JPS59178745A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS59178745A JPS59178745A JP5478283A JP5478283A JPS59178745A JP S59178745 A JPS59178745 A JP S59178745A JP 5478283 A JP5478283 A JP 5478283A JP 5478283 A JP5478283 A JP 5478283A JP S59178745 A JPS59178745 A JP S59178745A
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- JP
- Japan
- Prior art keywords
- region
- type
- island
- regions
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はサイリスク寄生効果を除去する半導体集積回路
に関する。
に関する。
（ロ）従来技術
従来では第１図に示す如く、Ｐ型の半導体基板（１）と
、その上に積層されるＮ型のエピタキシャル層（２）と
、エピタキシャル層（２）を各島領域（３）（３）に分
離するＰ＋型の分離領域（４）と、第１の島領域（３）
表面に拡散されたＰ＋型拡散領域（５）と、第２の島領
域（３）表面に拡散されたＰ型ベース拡散領域（６）と
エミッタ領域又はクロス配線のためのＮ十型のトンネル
領域（力とを備えた半導体集積回路に於いては、Ｐ＋型
拡散領域（５）とトンネル領域（７）間にサイリスク寄
生効果を発生するおそれがある。
、その上に積層されるＮ型のエピタキシャル層（２）と
、エピタキシャル層（２）を各島領域（３）（３）に分
離するＰ＋型の分離領域（４）と、第１の島領域（３）
表面に拡散されたＰ＋型拡散領域（５）と、第２の島領
域（３）表面に拡散されたＰ型ベース拡散領域（６）と
エミッタ領域又はクロス配線のためのＮ十型のトンネル
領域（力とを備えた半導体集積回路に於いては、Ｐ＋型
拡散領域（５）とトンネル領域（７）間にサイリスク寄
生効果を発生するおそれがある。
即ちＰ＋型拡散領域（５）として高電位にバイアスされ
るラテラル型トランジスタのエミッタあるいはコレクク
領域またはＰ型拡散抵抗の場合には、Ｐ＋型拡散領域（
５）、Ｎ型の第１の島領域（３）、Ｐ＋型の分離領域（
４）、Ｎ型の第２の島領域（３）、Ｐ型のベース拡散領
域（６）、Ｎ十型のエミッタ領域又はトンネル領域（７
）でＰＮＰＮＰＮめ自己バイアス型の寄生サイリスタを
形成し、寄生サイリスクがターンオンして矢印の如く寄
生電流が流れる。特にベース拡散領域（６）を浮して用
いる場合等に寄生サイリスクが発生し易い。
るラテラル型トランジスタのエミッタあるいはコレクク
領域またはＰ型拡散抵抗の場合には、Ｐ＋型拡散領域（
５）、Ｎ型の第１の島領域（３）、Ｐ＋型の分離領域（
４）、Ｎ型の第２の島領域（３）、Ｐ型のベース拡散領
域（６）、Ｎ十型のエミッタ領域又はトンネル領域（７
）でＰＮＰＮＰＮめ自己バイアス型の寄生サイリスタを
形成し、寄生サイリスクがターンオンして矢印の如く寄
生電流が流れる。特にベース拡散領域（６）を浮して用
いる場合等に寄生サイリスクが発生し易い。
第２図は寄生サイリスタの等価回路図でありＴｒ。
はＰ＋型拡散領域（５）、Ｎ型の第１の島領域（３）及
びＰ＋型の分離領域（４）で形成されるＰＮＰトランジ
スタであり、Ｔｒ、はＮ型の第１の島領域（３）Ｐ＋型
の分離領域（４）及びＮ型の第２の島領域（３）で形成
されるＮＰＮ）ランリスクであり、Ｔｒ３はＰ＋型の分
離領域（４）、Ｎ型の第２の島領域（３）及びＰ型のベ
ース拡散領域（６）で形成されるＰＮＰ ）ランリスク
であり、Ｔｒ４はＮ型の第２の島領域（３）、Ｐ型のベ
ース拡散領域（６）及びＮ十型のエミッタ領域又はトン
ネル領域（７）で形成されるＮＰＮ）ランリスクである
。
びＰ＋型の分離領域（４）で形成されるＰＮＰトランジ
スタであり、Ｔｒ、はＮ型の第１の島領域（３）Ｐ＋型
の分離領域（４）及びＮ型の第２の島領域（３）で形成
されるＮＰＮ）ランリスクであり、Ｔｒ３はＰ＋型の分
離領域（４）、Ｎ型の第２の島領域（３）及びＰ型のベ
ース拡散領域（６）で形成されるＰＮＰ ）ランリスク
であり、Ｔｒ４はＮ型の第２の島領域（３）、Ｐ型のベ
ース拡散領域（６）及びＮ十型のエミッタ領域又はトン
ネル領域（７）で形成されるＮＰＮ）ランリスクである
。
斯る寄生サイリスタ効果は半導体基板（１）とコンタク
トしている接地端子より先に電源端子をソケットに挿入
したとぎに発生して基板電位が上り、接地端子をソケッ
トに挿入しても数１００ｍＡの電流が流れ続ける。
トしている接地端子より先に電源端子をソケットに挿入
したとぎに発生して基板電位が上り、接地端子をソケッ
トに挿入しても数１００ｍＡの電流が流れ続ける。
（ハ）発明の目的
本発明は断点に鑑みてなされ、従来のサイリスタ効果を
防止する半導体集積回路を提供することにある。
防止する半導体集積回路を提供することにある。
に）発明の構成
本発明に依る半導体集積回路は第３図の如く、Ｐ型の半
導体基板ａυと、その上に積層されたＮ型エビタキシャ
ｐ層σ２とエピタキシャル層α渇を各島ｆｉ［Ｑ３１（
１４）（１５１Ｋ Ｐ Ｎ 分離−ｊ ルＰ十型分離領
ｔ＃ｍ ト、第１の島領域α皺表面に設けたＰ＋型拡散
領域（１７）と、第２の島領域１表面に設けたＰ型ベー
ス拡散領域ＯＱおよびＮ十型のエミッタ領域又はトンネ
ル領域ａ９と、本発明の特徴とする第３の島領域ａ籾に
設けた抵抗領域ＣＱより構成され、この抵抗領域−を分
離領域（１６１と第２の島領域（１４１間あるいはベー
ス拡散領域０８１とエミッタ領域又はトンネル領域０９
間に接続している。
導体基板ａυと、その上に積層されたＮ型エビタキシャ
ｐ層σ２とエピタキシャル層α渇を各島ｆｉ［Ｑ３１（
１４）（１５１Ｋ Ｐ Ｎ 分離−ｊ ルＰ十型分離領
ｔ＃ｍ ト、第１の島領域α皺表面に設けたＰ＋型拡散
領域（１７）と、第２の島領域１表面に設けたＰ型ベー
ス拡散領域ＯＱおよびＮ十型のエミッタ領域又はトンネ
ル領域ａ９と、本発明の特徴とする第３の島領域ａ籾に
設けた抵抗領域ＣＱより構成され、この抵抗領域−を分
離領域（１６１と第２の島領域（１４１間あるいはベー
ス拡散領域０８１とエミッタ領域又はトンネル領域０９
間に接続している。
（ホ）実施例
本実施例では第３図の如く、Ｐ型シリコン半導体基板（
１１）と、その上に成長されるＮ型のシリコンエピタキ
シャル肩囲と、エピタキシャル層圓を各島領域Ｑ３）Ｑ
４）（ｌに分離拡散によりＰＮ分離するＰ＋型分離領域
（１６）と、第１の島領域α四表面に設けたラテラル型
トランジスタのエミッタあるいはコレクタ領域または拡
散抵抗のＰ＋型拡散領域ａηと、第２の島領域Ｑ４）表
面に設けたＰ型のベース拡散領域Ｑ８１およびＮ＋型の
エミッタ領域又はトンネル領域ａ→とを備え、本発明の
特徴とする抵抗領域（２０）は第３の島領域α９表面に
形成している。なお上記した各領域は所望の不純物の選
択拡散によって順次形成されている。
１１）と、その上に成長されるＮ型のシリコンエピタキ
シャル肩囲と、エピタキシャル層圓を各島領域Ｑ３）Ｑ
４）（ｌに分離拡散によりＰＮ分離するＰ＋型分離領域
（１６）と、第１の島領域α四表面に設けたラテラル型
トランジスタのエミッタあるいはコレクタ領域または拡
散抵抗のＰ＋型拡散領域ａηと、第２の島領域Ｑ４）表
面に設けたＰ型のベース拡散領域Ｑ８１およびＮ＋型の
エミッタ領域又はトンネル領域ａ→とを備え、本発明の
特徴とする抵抗領域（２０）は第３の島領域α９表面に
形成している。なお上記した各領域は所望の不純物の選
択拡散によって順次形成されている。
抵抗領域■は、独立した第３の島領域α５）に形成され
、具体的にはエピタキシャル層Ｑ２をそのまま用いるも
の、ベース拡散により第３の島領域（１９に拡散するも
の、あるいはイオン注入により第３の島領域（１９表面
に形成するものとがあり、本発明はいずれでも目的を達
成できる。抵抗値はＴｒ２あるいはＴｒ、のベース電流
の大きさにもよるが略１０ＫＱ〜１００ＫＱ程度の間に
選ばれ、約０．３Ｖ程度の電圧降下をする様に設計する
。斯る抵抗領域−のＡ、Ｂ端子は分離領域（ｌＥ９と第
２の島領域（１４）間のＡ、、 Ｂ、、端子あるいはベ
ース拡散領域０８）とエミッタ領域あるいはトンネル領
域（１’Ｊ間のＡ、、Ｂ、端子に接続される。原則とし
ては抵抗領域（２０）はＡ。
、具体的にはエピタキシャル層Ｑ２をそのまま用いるも
の、ベース拡散により第３の島領域（１９に拡散するも
の、あるいはイオン注入により第３の島領域（１９表面
に形成するものとがあり、本発明はいずれでも目的を達
成できる。抵抗値はＴｒ２あるいはＴｒ、のベース電流
の大きさにもよるが略１０ＫＱ〜１００ＫＱ程度の間に
選ばれ、約０．３Ｖ程度の電圧降下をする様に設計する
。斯る抵抗領域−のＡ、Ｂ端子は分離領域（ｌＥ９と第
２の島領域（１４）間のＡ、、 Ｂ、、端子あるいはベ
ース拡散領域０８）とエミッタ領域あるいはトンネル領
域（１’Ｊ間のＡ、、Ｂ、端子に接続される。原則とし
ては抵抗領域（２０）はＡ。
Ｂ１ 端子あるいはＡ、 Ｂ、端子のいずれか一方に
接続されるが、両方に夫々接続しても良い。
接続されるが、両方に夫々接続しても良い。
斯る構造の等価回路図は第４図の如＜Ｔｒ＋・Ｔｒ２Φ
Ｔｒ３Ｔｒ４と第２図と同一の搗“成となり、Ｔｒ２０
ペースとＴｒ、のエミッタ間あるいはＴｒ４のベースエ
ミッタ間のいずれかに抵抗Ｒが接続される。この結果Ｔ
ｒ２あるいはＴｒ４０ペース・エミッタ間が約０．３Ｖ
に保持されるので、寄生サイリスタのターンオンを阻止
する。
Ｔｒ３Ｔｒ４と第２図と同一の搗“成となり、Ｔｒ２０
ペースとＴｒ、のエミッタ間あるいはＴｒ４のベースエ
ミッタ間のいずれかに抵抗Ｒが接続される。この結果Ｔ
ｒ２あるいはＴｒ４０ペース・エミッタ間が約０．３Ｖ
に保持されるので、寄生サイリスタのターンオンを阻止
する。
（へ）効果
本発明に依れば寄生サイリスク効果を抵抗領域（２０）
のみで容易に防止でき、半導体集積回路の集積度の向上
に寄与できる。また抵抗領域□□□により目的を達成で
きるので、半導体集積回路内に収容でき且つその配置も
行い易い。更に新しい製造工程を付加することなく、従
来の製造工程により実現できる。
のみで容易に防止でき、半導体集積回路の集積度の向上
に寄与できる。また抵抗領域□□□により目的を達成で
きるので、半導体集積回路内に収容でき且つその配置も
行い易い。更に新しい製造工程を付加することなく、従
来の製造工程により実現できる。
第１図は従来例を説明する断面図、第２図は従来例の等
価回路図、第３図は本発明を説明する断面図、第４図は
本発明の等価回路図である。 図番の説明 旧）はＰ型半イ体基板、（１２）はＮ型エピタキシャル
層、０〜（［４）０句は島領域、（Ｉ６）は分離領域、
回はＰ十型拡散領域、α８）はＰ型ベース拡散領域、α
９はＮ十型エミッタ又はトンネル領域、ＱＯ）は抵抗領
域である。
価回路図、第３図は本発明を説明する断面図、第４図は
本発明の等価回路図である。 図番の説明 旧）はＰ型半イ体基板、（１２）はＮ型エピタキシャル
層、０〜（［４）０句は島領域、（Ｉ６）は分離領域、
回はＰ十型拡散領域、α８）はＰ型ベース拡散領域、α
９はＮ十型エミッタ又はトンネル領域、ＱＯ）は抵抗領
域である。
Claims (1)
- （１）−導電型の半導体基板と該基板上に設けられた逆
導電型のエピタキシャル層と該エピタキシャル層ケ複数
の島領域に分離する一導電型の分離領域とを備え、第１
の島領域表面の一導電型の拡散領域と隣接する第２の島
領域表面の一導電型のベース拡散領域内に設けた逆導電
型のエミッタ領域又はトンネル領域との間でサイリスタ
寄生効果を生ずる半導体集積回路に於いて、第３の島領
域に抵抗領域を設け、該抵抗領域を前記分離領域と第２
の島領域間あるいは前記ベース拡散領域とエミッタ領域
又はトンネル領域間に接続することを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5478283A JPS59178745A (ja) | 1983-03-29 | 1983-03-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5478283A JPS59178745A (ja) | 1983-03-29 | 1983-03-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59178745A true JPS59178745A (ja) | 1984-10-11 |
Family
ID=12980334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5478283A Pending JPS59178745A (ja) | 1983-03-29 | 1983-03-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178745A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5705856A (en) * | 1993-11-05 | 1998-01-06 | Casio Computer Co., Ltd. | Semiconductor device |
-
1983
- 1983-03-29 JP JP5478283A patent/JPS59178745A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5705856A (en) * | 1993-11-05 | 1998-01-06 | Casio Computer Co., Ltd. | Semiconductor device |
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