JPH01286356A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01286356A JPH01286356A JP63115891A JP11589188A JPH01286356A JP H01286356 A JPH01286356 A JP H01286356A JP 63115891 A JP63115891 A JP 63115891A JP 11589188 A JP11589188 A JP 11589188A JP H01286356 A JPH01286356 A JP H01286356A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にバイポーラECL
RAMメモリセルの構造に関する。 〔従来の技術〕 従来、バポーラECLRAMは、メモリセルに第4図に
示したフリップフロップ回路を用いているが超高速性能
を得るために高抵抗RLとショットキー障壁ダイオード
SBDを並列接続してフリップフロップ回路の負荷とし
ている。セルの動作マージン上SBDに適当な値の抵抗
を直列接続(以下その抵抗を直列抵抗Rdとする)する
必要があり、集積度の上からRdは、第3図に示すよう
に、ベース直下の第2の埋込層2とSBD直下の第1の
埋込層9の間にこれらの埋込層と同じ導電型で比抵抗の
大きい第3の埋込層10を入れることで形成していた。 また、SBDと並列に入れる負荷抵抗R+、は、SBD
とベース領域を接続するように半導体表面近傍のエピタ
キシャル層にp型の拡散)i413をして形成していた
。図中、拡散層13を1tlR線で示したのは、第3図
の縦型バイポーラ1−ランジスタと交差接続されるもう
一つの縦型バイポーラ1〜ランジスタ(図示しない)の
ベースと図のS B Dの陽極間に存在しているものを
便宜上、同じ図に入れて示したからである。 〔発明が解決しようとする課題〕 上述した従来の半導体集積回路において、ECL RA
Mのメモリセルの直列抵抗Rdは、埋込層とn−型エ
ピタキシャル層3の並列抵抗(3の厚さは薄いのて、厚
さ方向の抵抗は無視する)で形成さt′
RAMメモリセルの構造に関する。 〔従来の技術〕 従来、バポーラECLRAMは、メモリセルに第4図に
示したフリップフロップ回路を用いているが超高速性能
を得るために高抵抗RLとショットキー障壁ダイオード
SBDを並列接続してフリップフロップ回路の負荷とし
ている。セルの動作マージン上SBDに適当な値の抵抗
を直列接続(以下その抵抗を直列抵抗Rdとする)する
必要があり、集積度の上からRdは、第3図に示すよう
に、ベース直下の第2の埋込層2とSBD直下の第1の
埋込層9の間にこれらの埋込層と同じ導電型で比抵抗の
大きい第3の埋込層10を入れることで形成していた。 また、SBDと並列に入れる負荷抵抗R+、は、SBD
とベース領域を接続するように半導体表面近傍のエピタ
キシャル層にp型の拡散)i413をして形成していた
。図中、拡散層13を1tlR線で示したのは、第3図
の縦型バイポーラ1−ランジスタと交差接続されるもう
一つの縦型バイポーラ1〜ランジスタ(図示しない)の
ベースと図のS B Dの陽極間に存在しているものを
便宜上、同じ図に入れて示したからである。 〔発明が解決しようとする課題〕 上述した従来の半導体集積回路において、ECL RA
Mのメモリセルの直列抵抗Rdは、埋込層とn−型エ
ピタキシャル層3の並列抵抗(3の厚さは薄いのて、厚
さ方向の抵抗は無視する)で形成さt′
【るが、エピタ
キシャル層の層抵抗はばらつきやすいので、その影響を
小さくするために埋込層の抵抗のみを成分としたい。し
かし、埋込層の層抵抗は、エピタキシャル層の比抵抗が
例えば1Ωcmのとき、大きくても500Ω/口程度に
しかならない。 更に埋込層の幅もリソグラフィー上、制御があり、それ
ばと小さくできず、又精度の上で長さは幅の3倍以」―
にする必要がある。 このために直列抵抗の小型化に制限があり、その分メモ
リセルが大きくならざるを得ないので高密度集積が困難
となる欠点があった。 〔課題を解決−4るための手段〕 本発明の半導体集積回路は、半導体基板の絶縁分離領域
で区画された素子形成領域に選択的Ivy、形成された
ショットキー電極及びその直下の第1の埋込層とからな
るショットキー防壁ダイオードと、前記素子形成領域に
設けられた縦型バイポーラトランジスタと、前記第1の
埋込層と前記縦型バイポーラl−ランジメタの埋込コレ
クタ領域である第2の埋込層との間に設けられた第3の
埋込層からなる直列抵抗と、前記ショットキー障壁ダイ
オードの陽極と前記縦型バイポーラトランジスタのコレ
クタ間に挿入された拡散抵抗とからなる2つの複合素子
の縦型バイポーラトランジスタのベース及びコレクタを
それぞれ交差接続してなるフリップフロップ回路を有す
る半導体集積回路において、前記各複合素子に前記半導
体基板の表面から前記第3の埋込層に達する高抵抗多結
晶シリコン領域が設けられているというものである。 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。 第1図は、本発明の第1の実施例を説明するための断面
図である。 この実施例は、シリコンからなる「)型半導体基板lの
絶縁分N領域(4,5)で区画された素子形成領域に選
択的に形成されたショットキー電極SBD及びその直下
のn+型の第1の埋込層9とからなるショットキー障壁
ダイオードと、前述の素子形成領域に設けられた縦型バ
イポーラトランジスタと、第1の埋込層9と前述の縦型
バイポーラトランジスタの埋込コレクタ領域であるn“
型の第2の埋込層2との間に設けられたn+型の第3の
埋込層10からなる直列抵抗と、ショットキー障壁ダイ
オードの陽i (SBD)と縦型バイポーラトランジス
タのコレクタ間に挿入された拡散抵抗(p型拡散層12
)とからなる2つの複合素子の縦型バイポーラトランジ
スタのベース及びコレクタをそれぞれ交差接続してなる
フリップフロップ回路を有する半導体集積回路において
、前記各複合素子に前述のp型半導体基板1の表面から
第3の埋込層】0に達する高抵抗多結晶シリコン領域6
が設けられているというものである6次にこの実施例の
製法について説明する。 p型半導体基板1の上にp型ベース領域7下のn4型の
第2の埋込層2、SBD丁の■1+型の第1の埋込層、
及びその中間のn+型の第3の埋込層10を設は次にn
−型エピタキシャル層3を成長させ、素子間分離法とし
て溝分離を使用する。 溝側面はシリコン酸化膜4とし、溝の中は多結晶シリコ
ン5で埋めておく。SBD領域とp+型領域]4の間に
溝を掘り、ノンドープ多結晶シリコンを充填して上は半
導体表面、下はn+型の第1、第2の埋込層9,10と
同じ高さまで高抵抗多結晶シリコン領域6を形成する。 次にコレクタ電極穴り出し用のn+型拡散領域11を熱
拡散により形成し、イオン注入技術を用いてp型ベース
領域7、n型エミッタ領域8を形成する。負荷抵抗はノ
ンドープ多結晶シリコンの半導体近傍にp型不純物拡散
を行い形成される。続いて表面を5i02膜15で覆い
、SBD部に白金を被着し、高熱をかけて硅化白金とす
る。各コンタクトの開口を形成した後、アルミニウムを
蒸着し、配線を形成する。電流の殆んどはSBDから、
SBD直下のエピタキシャル層3を通り、SBD領域の
第1の埋込層9を通って、高抵抗多結晶シリコン領域下
の第2の埋込層10、p型ベース領域7の下の第3の埋
込層2を通ってn p n l”ラジスタのコレクタ電
極Cへと流れる。これは、エピタキシャル層3.16の
比抵抗がn+型の第1〜第3の埋込層と比べて大きいな
め、エピタキシャル層3から直接、エピタキシャル層1
6へとは電流は流れないからである。 直接抵抗Rdを1にΩにした場合について説明する。 この場合、エピタキシャル層の抵抗が、前述の高抵抗多
結晶シリコン領域のため遮断されるので、直列抵抗Rd
は、第2の埋込層10で決定できる。従って、第3の埋
込層の層抵抗を高目に設定できて、ρS =6664Ω
/口の層で形成し、第3の埋込抵抗10の幅2X10−
’Cm、長さ0.5XIO−’cm、厚さ0.2X10
−4cmとすると(Ω)が得られる。この場合直列抵抗
Rdに必要な面積は4X0.5X10−8=2X10−
8(cnt>となる。 ところで、従来の直列抵抗では、エピタキシャル層(厚
さ2μm)の抵抗バラツキの影響を小さくするため埋込
層抵抗(10)に最大ρ5=500Ω/口しか使えず、
1にΩを得るのに第3の埋込層10の幅2X10−’c
m、長さ6X10−’cmとして、 となる。つまり、従来の場合の直列抵抗形成に必要な面
積は 4X10−4X6X10−’=24X10−8(cnt
)となる。両者の面積を比較すると本発明は従来に較べ
1/12(約8%)となり格段に集積度向上が図れる。 又、高抵抗多結晶シリコン領域の半導体基板表面に近い
部分はP−型拡散を行ない、それの両端をトランジスタ
のベース領域及びSBDのアノード領域に接続して負荷
抵抗を形成できる。 第2図は本発明の第2の実施例を示す断面図である。第
1の実施例と異なる点は、高抵抗多結晶シリコン領域6
を第3の埋込層10の一部まで喰い込ませてその先端を
埋設することである。この例では、第3の埋込層10の
抵抗が直接抵抗Rdとなるが、高抵抗多結晶シリコン領
域6を第3の埋込層10上面よりも深く埋設しその下部
の第3の埋込層10の断面積を小さくすることにより、
高抵抗を実現できる。この実施例では、直列抵抗Rdの
長さを更に短かくでき、それの占有面積を一層小さくで
きるという利点がある。 〔発明の効果〕 以上説明したように本発明は、縦型パイボーラトンラン
ジスタによるフリップフロップ回り各のSBD領域及び
ベース領域の各々の直下の埋込層の間に半導体基板表面
までの高さの高抵抗多結晶シリコン領域埋設することに
より、エピタキシャル層を縦に分断することにより、S
BDに直列接続する直列抵抗用の所要面積を小さくでき
るので高密度の集積回路を実現できる効果がある。 第1図は、本発明の、第1の実施例を示す断面図、第2
図は、本発明の第2の実施例を示す断面図、第3図は、
従来例を示す断面図、第4図は従来のメモリセルの等価
回路図である。 1・・・p型半導体基板、2・・・第2の埋込層、3・
・・[1”型エピタキシャル層、4・・・シリコン酸化
膜、5・・・多結晶シリコン、6・・・高抵抗多結晶シ
リコン領域、7・・・p形ベース頒域、8・・・n形エ
ミッタ領域、0・・・第1の埋込層、〕0・・・第3の
埋込層、11・・・コレクタ電極取り出し日用n+形埋
込層、12・・・多結晶シリコン及び単結晶シリコンに
拡散したp++不純物拡散層、13・・・単結晶シリコ
ンに拡散したp++不純物拡散層、14・・・p+型領
領域15・・・シリコン酸化膜、B・・・ベース電極、
C・・・コレクタ電極、D、D・・・デイジット線、E
・・・エミッタ電極、Rd・・・直列抵抗、R,、・・
・負荷抵抗、S B D・・・ショットキー障壁ダイオ
ード、WB・・・ボトl\ワード線、WT・・・トップ
ワード線。
キシャル層の層抵抗はばらつきやすいので、その影響を
小さくするために埋込層の抵抗のみを成分としたい。し
かし、埋込層の層抵抗は、エピタキシャル層の比抵抗が
例えば1Ωcmのとき、大きくても500Ω/口程度に
しかならない。 更に埋込層の幅もリソグラフィー上、制御があり、それ
ばと小さくできず、又精度の上で長さは幅の3倍以」―
にする必要がある。 このために直列抵抗の小型化に制限があり、その分メモ
リセルが大きくならざるを得ないので高密度集積が困難
となる欠点があった。 〔課題を解決−4るための手段〕 本発明の半導体集積回路は、半導体基板の絶縁分離領域
で区画された素子形成領域に選択的Ivy、形成された
ショットキー電極及びその直下の第1の埋込層とからな
るショットキー防壁ダイオードと、前記素子形成領域に
設けられた縦型バイポーラトランジスタと、前記第1の
埋込層と前記縦型バイポーラl−ランジメタの埋込コレ
クタ領域である第2の埋込層との間に設けられた第3の
埋込層からなる直列抵抗と、前記ショットキー障壁ダイ
オードの陽極と前記縦型バイポーラトランジスタのコレ
クタ間に挿入された拡散抵抗とからなる2つの複合素子
の縦型バイポーラトランジスタのベース及びコレクタを
それぞれ交差接続してなるフリップフロップ回路を有す
る半導体集積回路において、前記各複合素子に前記半導
体基板の表面から前記第3の埋込層に達する高抵抗多結
晶シリコン領域が設けられているというものである。 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。 第1図は、本発明の第1の実施例を説明するための断面
図である。 この実施例は、シリコンからなる「)型半導体基板lの
絶縁分N領域(4,5)で区画された素子形成領域に選
択的に形成されたショットキー電極SBD及びその直下
のn+型の第1の埋込層9とからなるショットキー障壁
ダイオードと、前述の素子形成領域に設けられた縦型バ
イポーラトランジスタと、第1の埋込層9と前述の縦型
バイポーラトランジスタの埋込コレクタ領域であるn“
型の第2の埋込層2との間に設けられたn+型の第3の
埋込層10からなる直列抵抗と、ショットキー障壁ダイ
オードの陽i (SBD)と縦型バイポーラトランジス
タのコレクタ間に挿入された拡散抵抗(p型拡散層12
)とからなる2つの複合素子の縦型バイポーラトランジ
スタのベース及びコレクタをそれぞれ交差接続してなる
フリップフロップ回路を有する半導体集積回路において
、前記各複合素子に前述のp型半導体基板1の表面から
第3の埋込層】0に達する高抵抗多結晶シリコン領域6
が設けられているというものである6次にこの実施例の
製法について説明する。 p型半導体基板1の上にp型ベース領域7下のn4型の
第2の埋込層2、SBD丁の■1+型の第1の埋込層、
及びその中間のn+型の第3の埋込層10を設は次にn
−型エピタキシャル層3を成長させ、素子間分離法とし
て溝分離を使用する。 溝側面はシリコン酸化膜4とし、溝の中は多結晶シリコ
ン5で埋めておく。SBD領域とp+型領域]4の間に
溝を掘り、ノンドープ多結晶シリコンを充填して上は半
導体表面、下はn+型の第1、第2の埋込層9,10と
同じ高さまで高抵抗多結晶シリコン領域6を形成する。 次にコレクタ電極穴り出し用のn+型拡散領域11を熱
拡散により形成し、イオン注入技術を用いてp型ベース
領域7、n型エミッタ領域8を形成する。負荷抵抗はノ
ンドープ多結晶シリコンの半導体近傍にp型不純物拡散
を行い形成される。続いて表面を5i02膜15で覆い
、SBD部に白金を被着し、高熱をかけて硅化白金とす
る。各コンタクトの開口を形成した後、アルミニウムを
蒸着し、配線を形成する。電流の殆んどはSBDから、
SBD直下のエピタキシャル層3を通り、SBD領域の
第1の埋込層9を通って、高抵抗多結晶シリコン領域下
の第2の埋込層10、p型ベース領域7の下の第3の埋
込層2を通ってn p n l”ラジスタのコレクタ電
極Cへと流れる。これは、エピタキシャル層3.16の
比抵抗がn+型の第1〜第3の埋込層と比べて大きいな
め、エピタキシャル層3から直接、エピタキシャル層1
6へとは電流は流れないからである。 直接抵抗Rdを1にΩにした場合について説明する。 この場合、エピタキシャル層の抵抗が、前述の高抵抗多
結晶シリコン領域のため遮断されるので、直列抵抗Rd
は、第2の埋込層10で決定できる。従って、第3の埋
込層の層抵抗を高目に設定できて、ρS =6664Ω
/口の層で形成し、第3の埋込抵抗10の幅2X10−
’Cm、長さ0.5XIO−’cm、厚さ0.2X10
−4cmとすると(Ω)が得られる。この場合直列抵抗
Rdに必要な面積は4X0.5X10−8=2X10−
8(cnt>となる。 ところで、従来の直列抵抗では、エピタキシャル層(厚
さ2μm)の抵抗バラツキの影響を小さくするため埋込
層抵抗(10)に最大ρ5=500Ω/口しか使えず、
1にΩを得るのに第3の埋込層10の幅2X10−’c
m、長さ6X10−’cmとして、 となる。つまり、従来の場合の直列抵抗形成に必要な面
積は 4X10−4X6X10−’=24X10−8(cnt
)となる。両者の面積を比較すると本発明は従来に較べ
1/12(約8%)となり格段に集積度向上が図れる。 又、高抵抗多結晶シリコン領域の半導体基板表面に近い
部分はP−型拡散を行ない、それの両端をトランジスタ
のベース領域及びSBDのアノード領域に接続して負荷
抵抗を形成できる。 第2図は本発明の第2の実施例を示す断面図である。第
1の実施例と異なる点は、高抵抗多結晶シリコン領域6
を第3の埋込層10の一部まで喰い込ませてその先端を
埋設することである。この例では、第3の埋込層10の
抵抗が直接抵抗Rdとなるが、高抵抗多結晶シリコン領
域6を第3の埋込層10上面よりも深く埋設しその下部
の第3の埋込層10の断面積を小さくすることにより、
高抵抗を実現できる。この実施例では、直列抵抗Rdの
長さを更に短かくでき、それの占有面積を一層小さくで
きるという利点がある。 〔発明の効果〕 以上説明したように本発明は、縦型パイボーラトンラン
ジスタによるフリップフロップ回り各のSBD領域及び
ベース領域の各々の直下の埋込層の間に半導体基板表面
までの高さの高抵抗多結晶シリコン領域埋設することに
より、エピタキシャル層を縦に分断することにより、S
BDに直列接続する直列抵抗用の所要面積を小さくでき
るので高密度の集積回路を実現できる効果がある。 第1図は、本発明の、第1の実施例を示す断面図、第2
図は、本発明の第2の実施例を示す断面図、第3図は、
従来例を示す断面図、第4図は従来のメモリセルの等価
回路図である。 1・・・p型半導体基板、2・・・第2の埋込層、3・
・・[1”型エピタキシャル層、4・・・シリコン酸化
膜、5・・・多結晶シリコン、6・・・高抵抗多結晶シ
リコン領域、7・・・p形ベース頒域、8・・・n形エ
ミッタ領域、0・・・第1の埋込層、〕0・・・第3の
埋込層、11・・・コレクタ電極取り出し日用n+形埋
込層、12・・・多結晶シリコン及び単結晶シリコンに
拡散したp++不純物拡散層、13・・・単結晶シリコ
ンに拡散したp++不純物拡散層、14・・・p+型領
領域15・・・シリコン酸化膜、B・・・ベース電極、
C・・・コレクタ電極、D、D・・・デイジット線、E
・・・エミッタ電極、Rd・・・直列抵抗、R,、・・
・負荷抵抗、S B D・・・ショットキー障壁ダイオ
ード、WB・・・ボトl\ワード線、WT・・・トップ
ワード線。
Claims (1)
- 半導体基板の絶縁分離領域で区画された素子形成領域に
選択的に形成されたショットキー電極及びその直下の第
1の埋込層とからなるショットキー障壁ダイオードと、
前記素子形成領域に設けられた縦型バイポーラトランジ
スタと、前記第1の埋込層と前記縦型バイポーラトラン
ジスタの埋込コレクタ領域である第2の埋込層との間に
設けられた第3の埋込層からなる直列抵抗と、前記ショ
ットキー障壁ダイオードの陽極と前記縦型バイポーラト
ランジスタのコレクタ間に挿入された拡散抵抗とからな
る2つの複合素子の縦型バイポーラトランジスタのベー
ス及びコレクタをそれぞれ交差接続してなるフリップフ
ロップ回路を有する半導体集積回路において、前記各複
合素子に前記半導体基板の表面から前記第3の埋込層に
達する高抵抗多結晶シリコン領域が設けられていること
を特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63115891A JPH01286356A (ja) | 1988-05-11 | 1988-05-11 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63115891A JPH01286356A (ja) | 1988-05-11 | 1988-05-11 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01286356A true JPH01286356A (ja) | 1989-11-17 |
Family
ID=14673754
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63115891A Pending JPH01286356A (ja) | 1988-05-11 | 1988-05-11 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01286356A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5574185A (en) * | 1992-12-18 | 1996-11-12 | Mitsubishi Chemical Corporation | Production of N-(α-alkoxyethyl) formamide |
JP2012028474A (ja) * | 2010-07-21 | 2012-02-09 | Panasonic Corp | 半導体装置及びその製造方法 |
-
1988
- 1988-05-11 JP JP63115891A patent/JPH01286356A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US5574185A (en) * | 1992-12-18 | 1996-11-12 | Mitsubishi Chemical Corporation | Production of N-(α-alkoxyethyl) formamide |
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