JPS5951149B2 - バイポ−ラ半導体記憶装置 - Google Patents
バイポ−ラ半導体記憶装置Info
- Publication number
- JPS5951149B2 JPS5951149B2 JP52095081A JP9508177A JPS5951149B2 JP S5951149 B2 JPS5951149 B2 JP S5951149B2 JP 52095081 A JP52095081 A JP 52095081A JP 9508177 A JP9508177 A JP 9508177A JP S5951149 B2 JPS5951149 B2 JP S5951149B2
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- JP
- Japan
- Prior art keywords
- type semiconductor
- region
- type
- layer
- memory device
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- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
- G11C11/4116—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access via separately connected emittors of said transistors or via multiple emittors, e.g. T2L, ECL
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Bipolar Integrated Circuits (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はバイポーラ半導体記憶装置（メモリ）に関する
ものである。
ものである。
バイポーラメモリセルは一般に第１図に示すように、負
荷抵抗とコンデンサとの並列回路を直列接続したインバ
ータ２個をたすきがけ接続した回路構成を有する。
荷抵抗とコンデンサとの並列回路を直列接続したインバ
ータ２個をたすきがけ接続した回路構成を有する。
ところで、これを一つの半導体基板上に形成する場合、
その負荷抵抗に並列接続したスピードアップ用コンデン
サＣｏ、、Ｃ。。として、ｎ型半導体エピタキシャル成
長層と、その表面にベース拡散と同時に拡散したｐ型半
導体層とで形成されるｐｎ接合（順方向）容量が用いら
れている。ところで、充分なオーバードライブをかけス
ピードアップ効果を高めるためにはある程度の容量を必
要とし、その容量を得るにはかかる接合容量では大きな
接合面積を要する。また、コレクタ抵抗においても必要
とする抵抗値を得るためには抵抗領域に大面積を要した
。
その負荷抵抗に並列接続したスピードアップ用コンデン
サＣｏ、、Ｃ。。として、ｎ型半導体エピタキシャル成
長層と、その表面にベース拡散と同時に拡散したｐ型半
導体層とで形成されるｐｎ接合（順方向）容量が用いら
れている。ところで、充分なオーバードライブをかけス
ピードアップ効果を高めるためにはある程度の容量を必
要とし、その容量を得るにはかかる接合容量では大きな
接合面積を要する。また、コレクタ抵抗においても必要
とする抵抗値を得るためには抵抗領域に大面積を要した
。
特に、従来の場合、第５図に示すようにチャンネルスト
ップ用ｐ”型高濃度半導体領域４が高抵抗に並列にはい
るため高抵抗形成の妨げとなり、抵抗領域を著しく長く
しなければ必要な抵抗値は得られなかつた。本発明はこ
のようなメモリセルの面積を増大させる要因を取除くべ
くなされたもので、その一つの目的はメモリセルのスピ
ードアップコンデンサをその占有面積を増すことなく容
量を高めることにあり、他の目的はコレクタ抵抗をなす
抵抗領域の面積を増すことなく抵抗値を高めることにあ
る。
ップ用ｐ”型高濃度半導体領域４が高抵抗に並列にはい
るため高抵抗形成の妨げとなり、抵抗領域を著しく長く
しなければ必要な抵抗値は得られなかつた。本発明はこ
のようなメモリセルの面積を増大させる要因を取除くべ
くなされたもので、その一つの目的はメモリセルのスピ
ードアップコンデンサをその占有面積を増すことなく容
量を高めることにあり、他の目的はコレクタ抵抗をなす
抵抗領域の面積を増すことなく抵抗値を高めることにあ
る。
上記目的を達成するための本発明の一実施態様は、バイ
ポーラトランジスタ素子に、負荷抵抗とコンデンサとの
並列回路を直列接続してなるインバータを２個相互にた
すきがけ接続することによりーつの半導体基板上にメモ
リセルを構成したものであつて、第１導電型半導体基板
及びアイソレーシヨン層により他から分離されたコレク
タをなす第２導電型の各半導体領域の表面に、選択的に
形成した複数の第１導電型半導体領域を有し、そ’のう
ちの一つの第１導電型領域から行選択駆動回路に接続す
るための電極を取り出し、この第１導電型半導体領域と
コレクタとなる上記第１導電型半導体領域とで形成され
る接合容量で上記コンデンサを構成したバイポーラ半導
体記憶装置におい・て、上記一つの第１導電型半導体領
域と、上記コレクタとなる第２導電型半導体領域を構成
する第２導電型高濃度埋込層との間に第１導電型高濃度
埋込層を介在させてなることを特徴とするものである。
ポーラトランジスタ素子に、負荷抵抗とコンデンサとの
並列回路を直列接続してなるインバータを２個相互にた
すきがけ接続することによりーつの半導体基板上にメモ
リセルを構成したものであつて、第１導電型半導体基板
及びアイソレーシヨン層により他から分離されたコレク
タをなす第２導電型の各半導体領域の表面に、選択的に
形成した複数の第１導電型半導体領域を有し、そ’のう
ちの一つの第１導電型領域から行選択駆動回路に接続す
るための電極を取り出し、この第１導電型半導体領域と
コレクタとなる上記第１導電型半導体領域とで形成され
る接合容量で上記コンデンサを構成したバイポーラ半導
体記憶装置におい・て、上記一つの第１導電型半導体領
域と、上記コレクタとなる第２導電型半導体領域を構成
する第２導電型高濃度埋込層との間に第１導電型高濃度
埋込層を介在させてなることを特徴とするものである。
本発明の他の実施態様は、バイポーラトランジスタ素子
に、負荷抵抗を直列接続してなるインバータを２個相互
にたすきがけ接続することによりメモリセルを構成して
なるバイポーラ半導体記憶装置において、第１導電型半
導体基板とアイソレーシヨン層とによつて相互に分離さ
れた複数の第２導電型半導体領域の相互間のチヤンネル
ストツプ用として形成した第１導電型半導体領域を上記
第２導電型半導体領域の一部をなす第２導電型半導体理
込層相互間に設けてなることを特徴とするものである。
に、負荷抵抗を直列接続してなるインバータを２個相互
にたすきがけ接続することによりメモリセルを構成して
なるバイポーラ半導体記憶装置において、第１導電型半
導体基板とアイソレーシヨン層とによつて相互に分離さ
れた複数の第２導電型半導体領域の相互間のチヤンネル
ストツプ用として形成した第１導電型半導体領域を上記
第２導電型半導体領域の一部をなす第２導電型半導体理
込層相互間に設けてなることを特徴とするものである。
以下本発明を実施例により説明する。
第２図ａ−ｆは本発明の一実施例に係るメモリセルの製
造態様を工程順に示すものである。
造態様を工程順に示すものである。
（ａ） Ｐ型半導体基板１表面にｎ型不純物を選択的に
拡散することによりＮｆ型半導体理込層２を形成し、さ
らに、ｐ型不純物を選択的に拡散することにより容量増
大化用ｐ゛型拡散層３とチヤンネルストツプ用ｐ゛型拡
散層４とを形成する。容量増大化用ｐ″′型拡散層３は
コンデンサを形成すべき位置に形成する。また、チヤン
ネルストツプ用ｐ゛型拡散層４はｎ゛型半導体埋込層２
よりやや離れた位置に形成されている。これに対し従来
のものでは後の工程でアイソレーシヨン層を形成した際
、そのアイソレーシヨン層の側面に沿つてチヤンネルス
トツプ用ｐ”型拡散層４が形成されるため、或いはホト
レジスト工程を不要とする全面チヤンネルストツプ拡散
を用いることによつてｎ”埋込層の高濃度領域部以外は
酸化膜界面はＰｆ領域となつてしまうため、抵抗形成用
ｐ−型領域の抵抗値が減少してしまうという問題点があ
る。それに対し、上記本発明によれば、ホトレジスト工
程の追加により高抵抗が実現できることになるのである
。なお、選゛択拡散に際してマスクとして用いたシリコ
ン酸化物膜はエツチング除去する。また、この領域はイ
オン扛込みにより形成することもできる。（ｂ）半導体
基板１表面にｎ−型エピタキシヤル成長層５を形成し、
前記各拡散層２，３，４を埋込層に形成する。
拡散することによりＮｆ型半導体理込層２を形成し、さ
らに、ｐ型不純物を選択的に拡散することにより容量増
大化用ｐ゛型拡散層３とチヤンネルストツプ用ｐ゛型拡
散層４とを形成する。容量増大化用ｐ″′型拡散層３は
コンデンサを形成すべき位置に形成する。また、チヤン
ネルストツプ用ｐ゛型拡散層４はｎ゛型半導体埋込層２
よりやや離れた位置に形成されている。これに対し従来
のものでは後の工程でアイソレーシヨン層を形成した際
、そのアイソレーシヨン層の側面に沿つてチヤンネルス
トツプ用ｐ”型拡散層４が形成されるため、或いはホト
レジスト工程を不要とする全面チヤンネルストツプ拡散
を用いることによつてｎ”埋込層の高濃度領域部以外は
酸化膜界面はＰｆ領域となつてしまうため、抵抗形成用
ｐ−型領域の抵抗値が減少してしまうという問題点があ
る。それに対し、上記本発明によれば、ホトレジスト工
程の追加により高抵抗が実現できることになるのである
。なお、選゛択拡散に際してマスクとして用いたシリコ
ン酸化物膜はエツチング除去する。また、この領域はイ
オン扛込みにより形成することもできる。（ｂ）半導体
基板１表面にｎ−型エピタキシヤル成長層５を形成し、
前記各拡散層２，３，４を埋込層に形成する。
（ｃ）その後、耐酸化性膜をマスクとして半導体表面を
選択酸化することによりアイレーシヨン層６を形成する
。
選択酸化することによりアイレーシヨン層６を形成する
。
これにより、チヤンネルストツプ用Ｐｆ型拡散層４はア
イソレーシヨン層６の直下に位置し、各半導体埋込層２
を相互に分離することになる。（ｄ）その後、ｎ−型半
導体エピタキシヤル成長層５の表面にｐ型不純物を選択
拡散することにより、ベースをなすｐ型半導体領域７と
コンデンサの一極をなすｐ型半導体領域８とを同時に形
成する。
イソレーシヨン層６の直下に位置し、各半導体埋込層２
を相互に分離することになる。（ｄ）その後、ｎ−型半
導体エピタキシヤル成長層５の表面にｐ型不純物を選択
拡散することにより、ベースをなすｐ型半導体領域７と
コンデンサの一極をなすｐ型半導体領域８とを同時に形
成する。
その後、その選択拡散に際しマスクとして用いたシリコ
ン酸化物膜を除去する。（ｅ）その状態で、ｐ型不純物
をイオン打込みすることにより、ｎ−型エピタキシヤル
成長層５のうちｐ型半導体領域７，８以外の部分におい
てその表面にｐ−型抵抗領域９を形成する。
ン酸化物膜を除去する。（ｅ）その状態で、ｐ型不純物
をイオン打込みすることにより、ｎ−型エピタキシヤル
成長層５のうちｐ型半導体領域７，８以外の部分におい
てその表面にｐ−型抵抗領域９を形成する。
（ｆ）その後、ベースをなすｐ型半導体領域７の表面に
エミツタをなすｎ゛型半導体領域１０，１１を形成し、
さらにコンタクト用窓開部を形成した後、電極１２を形
成する。
エミツタをなすｎ゛型半導体領域１０，１１を形成し、
さらにコンタクト用窓開部を形成した後、電極１２を形
成する。
’ 第３図はかかるメモリセルのレイアウトパターンを
示す平面図である。
示す平面図である。
この図において黒で塗りつぶした領域がチヤンネルスト
ツプ用Ｐｆ型拡散層４、Ｃ。
ツプ用Ｐｆ型拡散層４、Ｃ。
，，Ｃ．。はコンデンサ領域、Ｒ，，Ｒ，は抵抗領域、
Ｂ，，Ｂ。はベース電極取出領域、Ｃ，，Ｃ。はコレク
タ電極取出領域、Ｅ，，，Ｅ，。，Ｌ，，Ｅ，。はエミ
ツタ電極取出領域、実線はアルミニウム電極配線、点線
はｎ−型半導体領域部を示す。ところで、このような本
発明によれば、第１に’接合容量のコンデンサを形成す
べき部分において予めｎ゛型半導体埋込層２の表面にｐ
゛型拡散層３を形成しておくので、その後の工程で形成
するｐ型半導体領域８と一体になり、接合容量はｐ゛型
拡散層３とＮｆ型半導体理込層２との間に構成される。
Ｂ，，Ｂ。はベース電極取出領域、Ｃ，，Ｃ。はコレク
タ電極取出領域、Ｅ，，，Ｅ，。，Ｌ，，Ｅ，。はエミ
ツタ電極取出領域、実線はアルミニウム電極配線、点線
はｎ−型半導体領域部を示す。ところで、このような本
発明によれば、第１に’接合容量のコンデンサを形成す
べき部分において予めｎ゛型半導体埋込層２の表面にｐ
゛型拡散層３を形成しておくので、その後の工程で形成
するｐ型半導体領域８と一体になり、接合容量はｐ゛型
拡散層３とＮｆ型半導体理込層２との間に構成される。
すなわち、第４図実線に示すように不純物濃度の高い領
域相互間に接合容量が構成されるので、空乏層の幅が小
さくなり、その結果容量が大となる。したがつて小さな
面積でオーバードライブをかけるに充分な容量のコンデ
ンサを形成することができる。第２に、チヤンネルスト
ツプ用ｐ゛型半導体領域４をアイソレーシヨン層６下に
のみ位置させ、コレクタをなすｎ−型エピタキシヤル成
長層５に形成しないようにするため、第５図に示す従来
例のように、ｐ一型抵抗領域９にチヤンネルストツプ用
ｐ＋型半導体領域４が並列接続され、抵抗値が低くなる
という問題を回避することができ、従来よりも小さな面
積で大きな抵抗値を得ることができる。
域相互間に接合容量が構成されるので、空乏層の幅が小
さくなり、その結果容量が大となる。したがつて小さな
面積でオーバードライブをかけるに充分な容量のコンデ
ンサを形成することができる。第２に、チヤンネルスト
ツプ用ｐ゛型半導体領域４をアイソレーシヨン層６下に
のみ位置させ、コレクタをなすｎ−型エピタキシヤル成
長層５に形成しないようにするため、第５図に示す従来
例のように、ｐ一型抵抗領域９にチヤンネルストツプ用
ｐ＋型半導体領域４が並列接続され、抵抗値が低くなる
という問題を回避することができ、従来よりも小さな面
積で大きな抵抗値を得ることができる。
以上説明したように本発明によれば、メモリセルの面積
を増大させる要因を取除くことができる。
を増大させる要因を取除くことができる。
第１図はバイポーラメモリの回路図、第２図ａ〜ｆは本
発明の一実施例に係るバイポーラメモリの製造態様を工
程順に示す断面図、第３図はそのバイポーラメモリのレ
イアウト図、第４図は抵抗領域における不純物濃度分布
図、第５図は従来における抵抗領域部を示す斜視図であ
る。 １・・・Ｐ型半導体基板、２・・・ｎ＋型半導体埋込層
、３・・・容量増大化用ｐ＋型拡散層、４・・・チヤン
ネルスツプ用ｐ＋型拡散層、５・・・ｎ一型型エピタキ
シヤル成長層、６・・・アイソレーシヨン層、７・・・
ベースをなすｐ型半導体領域、８・・・コンデンサの一
端をなすｐ型半導体領域、９・・・ｐ一型抵抗領域、１
０，１１・・・エミツタをなす忙型半導体領域、１２・
・・電極。
発明の一実施例に係るバイポーラメモリの製造態様を工
程順に示す断面図、第３図はそのバイポーラメモリのレ
イアウト図、第４図は抵抗領域における不純物濃度分布
図、第５図は従来における抵抗領域部を示す斜視図であ
る。 １・・・Ｐ型半導体基板、２・・・ｎ＋型半導体埋込層
、３・・・容量増大化用ｐ＋型拡散層、４・・・チヤン
ネルスツプ用ｐ＋型拡散層、５・・・ｎ一型型エピタキ
シヤル成長層、６・・・アイソレーシヨン層、７・・・
ベースをなすｐ型半導体領域、８・・・コンデンサの一
端をなすｐ型半導体領域、９・・・ｐ一型抵抗領域、１
０，１１・・・エミツタをなす忙型半導体領域、１２・
・・電極。
Claims (1)
- １ フリップフロップよりなるメモリセルを有するバイ
ポーラ半導体記憶装置において、上記メモリセルの負荷
手段の一部をなすＰＮ接合は、上記メモリセルの負荷手
段への電源側に電気的に接続された第１導電型半導体領
域と、第２導電型の埋込高濃度領域との間で形成されて
いることを特徴とするバイポーラ半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52095081A JPS5951149B2 (ja) | 1977-08-10 | 1977-08-10 | バイポ−ラ半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52095081A JPS5951149B2 (ja) | 1977-08-10 | 1977-08-10 | バイポ−ラ半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60220003A Division JPS61111577A (ja) | 1985-10-04 | 1985-10-04 | バイポ−ラ半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5429935A JPS5429935A (en) | 1979-03-06 |
| JPS5951149B2 true JPS5951149B2 (ja) | 1984-12-12 |
Family
ID=14127989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52095081A Expired JPS5951149B2 (ja) | 1977-08-10 | 1977-08-10 | バイポ−ラ半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5951149B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59148767U (ja) * | 1983-03-28 | 1984-10-04 | プリンス開発興業株式会社 | 安全かみそり |
| JPS59165169U (ja) * | 1983-04-20 | 1984-11-06 | プリンス開発興業株式会社 | 安全かみそり |
| DE3676329D1 (de) * | 1985-03-01 | 1991-02-07 | James C Roberts | Tropfenbewaesserungsstreifen. |
| KR101730415B1 (ko) | 2016-06-24 | 2017-04-26 | 주식회사 도루코 | 관통홀이 형성된 핸들을 포함하는 면도기 |
-
1977
- 1977-08-10 JP JP52095081A patent/JPS5951149B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5429935A (en) | 1979-03-06 |
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