JPS61111577A - バイポ−ラ半導体記憶装置 - Google Patents
バイポ−ラ半導体記憶装置Info
- Publication number
- JPS61111577A JPS61111577A JP60220003A JP22000385A JPS61111577A JP S61111577 A JPS61111577 A JP S61111577A JP 60220003 A JP60220003 A JP 60220003A JP 22000385 A JP22000385 A JP 22000385A JP S61111577 A JPS61111577 A JP S61111577A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- type semiconductor
- layer
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/10—DRAM devices comprising bipolar components
Landscapes
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はバイポーラ半導体記憶装置（メモリ）に関する
ものである。
ものである。
バイポーラメモリセルは一般に第１図に示すように、負
荷抵抗とコンデンサとの並列回路を直列接続したインバ
ータ２個をたすきかげ接続した回路構成を有する。とこ
ろで、これを一つの半導体基板上に形成する場合、その
負荷抵抗に並列接続したスピードアップ用コンデンサＣ
ＯＩ Ｉ ＣＯ２として、ｎ型半導体エピタキシャル成
長層と、その表面にベース拡散と同時に拡散したｐ型半
導体層とで形成されるｐｎ接合（順方向）容量が用いら
れている。ところで、充分なオーバードライブをかけス
ピードアップ効果を高めるためにはある程度の容量を必
要とし、その容量を得るにはかかる接合容量では大きな
接合面積を要する。
荷抵抗とコンデンサとの並列回路を直列接続したインバ
ータ２個をたすきかげ接続した回路構成を有する。とこ
ろで、これを一つの半導体基板上に形成する場合、その
負荷抵抗に並列接続したスピードアップ用コンデンサＣ
ＯＩ Ｉ ＣＯ２として、ｎ型半導体エピタキシャル成
長層と、その表面にベース拡散と同時に拡散したｐ型半
導体層とで形成されるｐｎ接合（順方向）容量が用いら
れている。ところで、充分なオーバードライブをかけス
ピードアップ効果を高めるためにはある程度の容量を必
要とし、その容量を得るにはかかる接合容量では大きな
接合面積を要する。
また、コレクタ抵抗においても必要とする抵抗値を得る
ためには抵抗領域に大面積を要した。
ためには抵抗領域に大面積を要した。
特に、従来の場合、第５図に示すようにチャ／ネルスト
ップ用ｐ 型高濃度半導体領域４が高抵抗に並列にはい
るため高抵抗形成の妨げとなり、抵抗領域を著しく長く
しなければ必要な抵抗値は得られなかった。
ップ用ｐ 型高濃度半導体領域４が高抵抗に並列にはい
るため高抵抗形成の妨げとなり、抵抗領域を著しく長く
しなければ必要な抵抗値は得られなかった。
本発明はこのようなメモリセルの面積を増大させる要因
を除去すべくなされたもので、その目的は、負荷抵抗素
子の抵抗値を大ならしめることＫより、保持電流の小さ
いメモリセルな提供することによる。
を除去すべくなされたもので、その目的は、負荷抵抗素
子の抵抗値を大ならしめることＫより、保持電流の小さ
いメモリセルな提供することによる。
このような目的を達成するために、本発明は、少なくと
も１対のデータ保持用ドライバ・トランジスタとそれぞ
れの負荷手段が交叉接続されたクリップ・フロップより
なるメモリセルを有するバイポーラ半導体記憶装置にお
いて、上記メモリセルの負荷手段をなす高抵抗素子は、
その一端が上記メモリセルの負荷手段への電源側に電気
的に接続され、その他端がデータ保持用ドライバ・トラ
ンジスタのベース領域に連結された、第１導電型エピタ
キシ層表面領域に形成された上記第２導電型のベース領
域と同一導電型で低濃度の半導体領域よりなることを特
徴とするバイポーラ半導体記憶装置とするものである。
も１対のデータ保持用ドライバ・トランジスタとそれぞ
れの負荷手段が交叉接続されたクリップ・フロップより
なるメモリセルを有するバイポーラ半導体記憶装置にお
いて、上記メモリセルの負荷手段をなす高抵抗素子は、
その一端が上記メモリセルの負荷手段への電源側に電気
的に接続され、その他端がデータ保持用ドライバ・トラ
ンジスタのベース領域に連結された、第１導電型エピタ
キシ層表面領域に形成された上記第２導電型のベース領
域と同一導電型で低濃度の半導体領域よりなることを特
徴とするバイポーラ半導体記憶装置とするものである。
以下本発明を実施例により説明する。
第２図（ａ）〜（ｆ）は本発明の一実施例に係るメモリ
セルの製造態様を工程順に示すものである。
セルの製造態様を工程順に示すものである。
（ａｌ ｐ型半導体基板１表面にｎ型不純物を選択的
に拡散することによりｎ＋＋半導体埋込層２を形成し、
さらに、ＰＷ不純物を選択的に拡散することＫより容量
増大化用ｐ＋型型数散層とチャンネルストップ用ｐ＋型
拡散層４とを形成する。容量増大化用ｐ＋型型数散層は
コンデンサを形成すべき位置に形成する。また、チャン
ネルストップ用ｐ＋型拡散層４はｎ＋＋半導体埋込層２
よりやや離れた位置に形成されている。これに対し従来
のものでは後の工程でアイソレーション層を形成した際
、そのアイソレーション層の側面に沿ってチャンネルス
トップ用ｐ 型拡散層４が形成されるため、或いはホト
レジスト工程を不要とする全面チャンネルストップ拡散
を用いることによってｎ＋＋込層の高濃度領域部以外は
駿化膜界面はｐ 領域となってしまうため、抵抗形成用
ｐ−聾領領域抵抗値が減少してしまうという問題点があ
る。それに対し、上記本発明によれば、ホトレジスト工
程の追加により高抵抗が実現できることになるのである
。なお１選択拡散に際してマスクとして用いたシリコン
酸化物膜はエツチング除去する。また、この領域はイオ
ン打込みにより形成することもできる。
に拡散することによりｎ＋＋半導体埋込層２を形成し、
さらに、ＰＷ不純物を選択的に拡散することＫより容量
増大化用ｐ＋型型数散層とチャンネルストップ用ｐ＋型
拡散層４とを形成する。容量増大化用ｐ＋型型数散層は
コンデンサを形成すべき位置に形成する。また、チャン
ネルストップ用ｐ＋型拡散層４はｎ＋＋半導体埋込層２
よりやや離れた位置に形成されている。これに対し従来
のものでは後の工程でアイソレーション層を形成した際
、そのアイソレーション層の側面に沿ってチャンネルス
トップ用ｐ 型拡散層４が形成されるため、或いはホト
レジスト工程を不要とする全面チャンネルストップ拡散
を用いることによってｎ＋＋込層の高濃度領域部以外は
駿化膜界面はｐ 領域となってしまうため、抵抗形成用
ｐ−聾領領域抵抗値が減少してしまうという問題点があ
る。それに対し、上記本発明によれば、ホトレジスト工
程の追加により高抵抗が実現できることになるのである
。なお１選択拡散に際してマスクとして用いたシリコン
酸化物膜はエツチング除去する。また、この領域はイオ
ン打込みにより形成することもできる。
（ｂ） 半導体基板１表面にｎ−型エピタキシャル成
長層５を形成し、前記各拡散層２．３．４を埋込層に形
成する。
長層５を形成し、前記各拡散層２．３．４を埋込層に形
成する。
（ｃ） その後、耐酸化性膜をマスクとして半導体表
面を選択酸化することによりアイソレーション層６を形
成する。これにより、チャンネルストップ用ｐ＋型拡散
層４はアイソレーション層６の直下に位置し、各半導体
埋込層２’＆相互に分離することになる。
面を選択酸化することによりアイソレーション層６を形
成する。これにより、チャンネルストップ用ｐ＋型拡散
層４はアイソレーション層６の直下に位置し、各半導体
埋込層２’＆相互に分離することになる。
（ｄｌ その後、ｎ−型半導体エピタキシャル成長層
５０表面にＰｉ不純物を選択拡散することにより、ベー
スをなすｐ型半導体領域７とコンデンサの一極をなすｐ
型半導体領域８とを同時に形成する。
５０表面にＰｉ不純物を選択拡散することにより、ベー
スをなすｐ型半導体領域７とコンデンサの一極をなすｐ
型半導体領域８とを同時に形成する。
その後、その選択拡散に際しマスクとして用いたシリコ
ン酸化物膜を除去する。
ン酸化物膜を除去する。
（ｅ） その状態で、ｐ型不純物をイオン打込みする
ことにより、ｎ−型エピタキシャル成長層５のうちｐ型
半導体領域７．８以外の部分において七の表面にｐ−型
抵抗領域９を形成する。
ことにより、ｎ−型エピタキシャル成長層５のうちｐ型
半導体領域７．８以外の部分において七の表面にｐ−型
抵抗領域９を形成する。
（ｆ） その後、ベースをなすｐ型半導体領域７０表
面にエミッタをなすｎ＋＋半導体領域１０．１１を形成
し、さらにコンタクト用窓開部を形成した後、電極１２
を形成する。
面にエミッタをなすｎ＋＋半導体領域１０．１１を形成
し、さらにコンタクト用窓開部を形成した後、電極１２
を形成する。
第３図はかかるメモリセルのレイアウトパターンを示す
平面図である。
平面図である。
この図において黒で塗りつぶした領域がチャンネルスト
ップ用ｐ＋型拡散層４ 、 Ｃｏ＋ 、ＣＯ２はコンデ
ンサ領域、Ｒｔ 、Ｒｔは抵抗領域、Ｂ、、Ｂ。
ップ用ｐ＋型拡散層４ 、 Ｃｏ＋ 、ＣＯ２はコンデ
ンサ領域、Ｒｔ 、Ｒｔは抵抗領域、Ｂ、、Ｂ。
はベース電極取出領域、ＣＩ 、Ｃ２はコレクタ電極取
出領域、Ｅ＋＋ ＊ Ｅ＋ｔ ＋ Ｅ２＋ ＋ Ｅｌ！
はエミッタ電極取出領域、実線はアルミニウム電極配線
、点線はｎ−型半導体領域部を示す。
出領域、Ｅ＋＋ ＊ Ｅ＋ｔ ＋ Ｅ２＋ ＋ Ｅｌ！
はエミッタ電極取出領域、実線はアルミニウム電極配線
、点線はｎ−型半導体領域部を示す。
ところで、このような実施例によれば、第１に接合容量
のコンデンサを形成すべき部分において予めｎ＋＋半導
体埋込層２の表面にｐ＋型型数散層４形成しておくので
、その後の工程で形成するｐ型半導体領域８と一体にな
り、接合容量はｐ＋型型数散層４ｎ＋＋半導体埋込層２
との間に構成される。すなわち％第４図実線に示すよう
に不純物濃度の高い領域相互間に接合容量が構成される
ので、空乏層の幅が小さくなり、その結果容量が犬とな
る。したがって小さな面積でオーバードライブをかける
に充分な容量のコンデンサを形成することができる。
のコンデンサを形成すべき部分において予めｎ＋＋半導
体埋込層２の表面にｐ＋型型数散層４形成しておくので
、その後の工程で形成するｐ型半導体領域８と一体にな
り、接合容量はｐ＋型型数散層４ｎ＋＋半導体埋込層２
との間に構成される。すなわち％第４図実線に示すよう
に不純物濃度の高い領域相互間に接合容量が構成される
ので、空乏層の幅が小さくなり、その結果容量が犬とな
る。したがって小さな面積でオーバードライブをかける
に充分な容量のコンデンサを形成することができる。
第２に、チャンネルストップ用ｐ＋型半導体領域４をア
イソレーション層６下にのみ位置させ。
イソレーション層６下にのみ位置させ。
コレクタをなすｎ−型エピタキシャル成長層５に形成し
ないようにするため、第５図に示す従来例のように、ｐ
−型抵抗領域９にチャンネルストップ用ｐ＋型半導体領
域４が並列接続され、抵抗値が低くなるという問題を回
避することができ、従来よりも小さな面積で大きな抵抗
値を得ることができる。
ないようにするため、第５図に示す従来例のように、ｐ
−型抵抗領域９にチャンネルストップ用ｐ＋型半導体領
域４が並列接続され、抵抗値が低くなるという問題を回
避することができ、従来よりも小さな面積で大きな抵抗
値を得ることができる。
以上説明したように１本発明によれば負荷手段が高抵抗
の拡散領域により構成されているので。
の拡散領域により構成されているので。
保持電流が小さく、かつ、高速の書込、読出しが可能と
なる。
なる。
第１図はバイポーラメモリの回路図、第２図（ａ）〜（
ｆ）は本発明の一実施例に係るバイポーラメモリの製造
態様を工程順に示す断面図、第３図はそのバイポーラメ
モリのレイアウト図、第４図は抵抗領域における不純物
濃度分布図、第５図は従来における抵抗領域部を示す斜
視図である。 ｌ・・・ｐ型半導体基板、２・・・ｎ＋型半導体埋込層
。 ３・・・容量増大化用ｐ 型拡散層、４・・・チャンネ
ルストップ用ｐ＋型拡散層、５・・・ｎ−型エピタキシ
ャル成長層、６・・・アイソレーシプン層、７・・・ベ
ースをなすｐ型半導体領域、８・・・コンデンサの一極
をなすＰＭ半導体領域、９・・・ｐ−型抵抗領域、１０
゜１１・・・エミッタをな丁ｎｕ半導体領域、１２・・
・電標 Ｒ＋ 、Ｒ２・・・負荷抵抗、Ｄ、、Ｄ２・・・接合
ダイオード、 Ｃ６１＋ Ｃｏｔ・・・コンデンサ。 第 １ 図 第２図 第 ２ 図 第 ２ 図 と子） 第 ３ 図 第 ４ 図 □５７ご 第５図
ｆ）は本発明の一実施例に係るバイポーラメモリの製造
態様を工程順に示す断面図、第３図はそのバイポーラメ
モリのレイアウト図、第４図は抵抗領域における不純物
濃度分布図、第５図は従来における抵抗領域部を示す斜
視図である。 ｌ・・・ｐ型半導体基板、２・・・ｎ＋型半導体埋込層
。 ３・・・容量増大化用ｐ 型拡散層、４・・・チャンネ
ルストップ用ｐ＋型拡散層、５・・・ｎ−型エピタキシ
ャル成長層、６・・・アイソレーシプン層、７・・・ベ
ースをなすｐ型半導体領域、８・・・コンデンサの一極
をなすＰＭ半導体領域、９・・・ｐ−型抵抗領域、１０
゜１１・・・エミッタをな丁ｎｕ半導体領域、１２・・
・電標 Ｒ＋ 、Ｒ２・・・負荷抵抗、Ｄ、、Ｄ２・・・接合
ダイオード、 Ｃ６１＋ Ｃｏｔ・・・コンデンサ。 第 １ 図 第２図 第 ２ 図 第 ２ 図 と子） 第 ３ 図 第 ４ 図 □５７ご 第５図
Claims (1)
- １、少なくとも１対のデータ保持用ドライバ・トランジ
スタとそれぞれの負荷手段が交叉接続されたフリップ・
フロップよりなるメモリセルを有するバイポーラ半導体
記憶装置において、上記メモリセルの負荷手段をなす高
抵抗素子は、その一端が上記メモリセルの負荷手段への
電源側に電気的に接続され、その他端がデータ保持用ド
ライバ・トランジスタのベース領域に連結された、第１
導電型エピタキシ層表面領域に形成された上記第２導電
型のベース領域と同一導電型で低濃度の半導体領域より
なることを特徴とするバイポーラ半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60220003A JPS61111577A (ja) | 1985-10-04 | 1985-10-04 | バイポ−ラ半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60220003A JPS61111577A (ja) | 1985-10-04 | 1985-10-04 | バイポ−ラ半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52095081A Division JPS5951149B2 (ja) | 1977-08-10 | 1977-08-10 | バイポ−ラ半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61111577A true JPS61111577A (ja) | 1986-05-29 |
| JPH0426787B2 JPH0426787B2 (ja) | 1992-05-08 |
Family
ID=16744403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60220003A Granted JPS61111577A (ja) | 1985-10-04 | 1985-10-04 | バイポ−ラ半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61111577A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49106777A (ja) * | 1973-02-09 | 1974-10-09 | ||
| JPS5081284A (ja) * | 1973-11-16 | 1975-07-01 | ||
| JPS5081291A (ja) * | 1973-11-16 | 1975-07-01 | ||
| JPS5116309A (ja) * | 1974-07-31 | 1976-02-09 | Nippon Steel Corp | Konendoshitsufunshaho |
-
1985
- 1985-10-04 JP JP60220003A patent/JPS61111577A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49106777A (ja) * | 1973-02-09 | 1974-10-09 | ||
| JPS5081284A (ja) * | 1973-11-16 | 1975-07-01 | ||
| JPS5081291A (ja) * | 1973-11-16 | 1975-07-01 | ||
| JPS5116309A (ja) * | 1974-07-31 | 1976-02-09 | Nippon Steel Corp | Konendoshitsufunshaho |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0426787B2 (ja) | 1992-05-08 |
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