JPH0436466B2 - - Google Patents
Info
- Publication number
- JPH0436466B2 JPH0436466B2 JP13233082A JP13233082A JPH0436466B2 JP H0436466 B2 JPH0436466 B2 JP H0436466B2 JP 13233082 A JP13233082 A JP 13233082A JP 13233082 A JP13233082 A JP 13233082A JP H0436466 B2 JPH0436466 B2 JP H0436466B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline
- polysilicon
- insulating layer
- strips
- array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 5
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 26
- 229920005591 polysilicon Polymers 0.000 description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 239000011159 matrix material Substances 0.000 description 8
- 235000012239 silicon dioxide Nutrition 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
- H01L27/1021—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components including diodes only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は一般的には半導体ROM（読出し専用
メモリ）に関し、より具体的にはマスク・プログ
ラム可能半導体ROMに関する。
メモリ）に関し、より具体的にはマスク・プログ
ラム可能半導体ROMに関する。
最近用いられているマスクROMは、一般的に
は、シヨツトキ・ダイオードやトランジスタ装置
をマトリツクスの素子としてつくられている。こ
の形のROMに対して要求されるビツト・パター
ンは、各特定のマトリツクス素子からの論理出力
レベルを決定するために、相互接続レベルにおい
てプログラムされる。ポリシリコン接合形ダイオ
ードを論理素子として用いることが報告されてお
り（K.Okada等名の論文「PSA−Ａ New
Approach for Bipolar LSI」IEEE，J.Solid
State circuits、第SC−13巻、9793〜6798頁、
1978年10月）、このようなダイオードの特性も報
告されている（J.ManoliuおよびＴ・Ｉ・
Kamins名の論文「Ｐ−Ｎ Junctions in
Polycrystalline−Silicon Films」、Solid−State
Electron.第15巻、1103〜1106頁、1972年、M.
DutoitおよびF.Sollberger名の論文「Lateral
Polysilicon Ｐ−Ｎ Diodes」、Electrochem.
Soc.第125巻、1648〜1651頁、1978年、さらにH.
S.de GraaffおよびJ.G.de Groot名の論文
「Polycrystalline Devices in Bipolar IC
Technology」、IEEE IEDM Conf.，Dig.Tech.
Papers、46〜49頁、1980年12月）。ところで、こ
のようなダイオードをROMマトリツクス素子と
して用いるには、逆方向漏洩電流が小さいこと、
相互接続体として使用できるようポリシリコン面
抵抗値が小さいこと、および適当な順方向特性を
もつことが要求される。しかし、これらの要求を
組合せたものを報告した文献はまだない。
は、シヨツトキ・ダイオードやトランジスタ装置
をマトリツクスの素子としてつくられている。こ
の形のROMに対して要求されるビツト・パター
ンは、各特定のマトリツクス素子からの論理出力
レベルを決定するために、相互接続レベルにおい
てプログラムされる。ポリシリコン接合形ダイオ
ードを論理素子として用いることが報告されてお
り（K.Okada等名の論文「PSA−Ａ New
Approach for Bipolar LSI」IEEE，J.Solid
State circuits、第SC−13巻、9793〜6798頁、
1978年10月）、このようなダイオードの特性も報
告されている（J.ManoliuおよびＴ・Ｉ・
Kamins名の論文「Ｐ−Ｎ Junctions in
Polycrystalline−Silicon Films」、Solid−State
Electron.第15巻、1103〜1106頁、1972年、M.
DutoitおよびF.Sollberger名の論文「Lateral
Polysilicon Ｐ−Ｎ Diodes」、Electrochem.
Soc.第125巻、1648〜1651頁、1978年、さらにH.
S.de GraaffおよびJ.G.de Groot名の論文
「Polycrystalline Devices in Bipolar IC
Technology」、IEEE IEDM Conf.，Dig.Tech.
Papers、46〜49頁、1980年12月）。ところで、こ
のようなダイオードをROMマトリツクス素子と
して用いるには、逆方向漏洩電流が小さいこと、
相互接続体として使用できるようポリシリコン面
抵抗値が小さいこと、および適当な順方向特性を
もつことが要求される。しかし、これらの要求を
組合せたものを報告した文献はまだない。
本発明は上記特性を有していて、ポリシリコ
ン・ダイオード・マトリツクス素子を有する高集
積度、高速動作ROMを製造することができる。
ン・ダイオード・マトリツクス素子を有する高集
積度、高速動作ROMを製造することができる。
本発明によれば、多結晶シリコンの横方向（ラ
テラル）ダイオードによつてメモリアレイを形成
する。多結晶シリコン中に作つた横方向ダイオー
ドを用いるため、PN接合の面積を小さくするこ
と等により寄生容量を小さくでき、また少数キヤ
リアの寿命を短かくでき、また自己整合のコンタ
クトを作るようにして集積密度を上げることがで
きる。
テラル）ダイオードによつてメモリアレイを形成
する。多結晶シリコン中に作つた横方向ダイオー
ドを用いるため、PN接合の面積を小さくするこ
と等により寄生容量を小さくでき、また少数キヤ
リアの寿命を短かくでき、また自己整合のコンタ
クトを作るようにして集積密度を上げることがで
きる。
本発明はマトリツクス素子としてポリシリコン
PNダイオードを有するマスクバイポーラROM
アレイで実施される。ポリシリコンの面抵抗値が
大きいことに関連する諸問題を解決するために、
材料とROMマトリツクス製造法の新規な組合せ
がなされる。この製造法では、シリコン化物層が
PN接合部分に対して自己整合形式で成長され
（しかしPN接合領域にはシリコン化物層は成長
させない）、それによりポリシリコンの面抵抗値
が大幅に小さくなり、そしてダイオードの順方向
電流対電圧特性の直列抵抗値が大幅に小さくな
る。PN接合は、垂直方向というよりはむしろポ
リシリコン・ストリツプの比較的広い区域に横方
向につくられる。材料と素子配置のこの新規な組
合わせにより、ポリシリコンPN接合形ダイオー
ドをマトリツクス素子として用いることが可能に
なり、そしてさらに、ポリシリコン／シリコン化
物の抵抗値が小さいこと、ポリシリコン横方向ダ
イオードのためその少数キヤリア寿命が短いこ
と、おおよび、半導体基板に結合する寄生キヤパ
シタンスがが減少することにより、高集積度と高
速動作がえられる。
PNダイオードを有するマスクバイポーラROM
アレイで実施される。ポリシリコンの面抵抗値が
大きいことに関連する諸問題を解決するために、
材料とROMマトリツクス製造法の新規な組合せ
がなされる。この製造法では、シリコン化物層が
PN接合部分に対して自己整合形式で成長され
（しかしPN接合領域にはシリコン化物層は成長
させない）、それによりポリシリコンの面抵抗値
が大幅に小さくなり、そしてダイオードの順方向
電流対電圧特性の直列抵抗値が大幅に小さくな
る。PN接合は、垂直方向というよりはむしろポ
リシリコン・ストリツプの比較的広い区域に横方
向につくられる。材料と素子配置のこの新規な組
合わせにより、ポリシリコンPN接合形ダイオー
ドをマトリツクス素子として用いることが可能に
なり、そしてさらに、ポリシリコン／シリコン化
物の抵抗値が小さいこと、ポリシリコン横方向ダ
イオードのためその少数キヤリア寿命が短いこ
と、おおよび、半導体基板に結合する寄生キヤパ
シタンスがが減少することにより、高集積度と高
速動作がえられる。
以下、添付図面を参照して本発明を説明する。
第１図はシリコン基板１０と、その上に1.0ミ
クロン〜2.0ミクロンの厚さに成長された二酸化
シリコン層１１が示されている。層１１上に、厚
さ1500Å〜5000Åのポリシリコン層１２が付着さ
れる。このポリシリコン層のより好ましい厚さは
約2500Åである。このポリシリコン層上に厚さ
200Å〜3000Åの二酸化シリコン層１３が成長さ
れる。この二酸化シリコン層のより好ましい厚さ
は1500Åである。この二酸化シリコン層上に厚さ
500Å〜1500Åの窒化シリコン層１４が付着され
る。この窒化シリコン層のより好ましい厚さは
1000Åである。ワード線とポリシリコンの横方向
ダイオードとのパターンを定めるため、従来のホ
トリソグラフイとプラズマエツチングとを、この
窒化シリコン層に実施する。それから第２図に示
されているように、窒化シリコン１４によつて被
覆されていない部分で二酸化シリコン１５が3000
Å〜7000Åの厚さに成長する。即ち、ポリシリコ
ンが選択的に二酸化シリコンに変換される。この
二酸化シリコン層のより好ましい厚さは5500Åで
ある。
クロン〜2.0ミクロンの厚さに成長された二酸化
シリコン層１１が示されている。層１１上に、厚
さ1500Å〜5000Åのポリシリコン層１２が付着さ
れる。このポリシリコン層のより好ましい厚さは
約2500Åである。このポリシリコン層上に厚さ
200Å〜3000Åの二酸化シリコン層１３が成長さ
れる。この二酸化シリコン層のより好ましい厚さ
は1500Åである。この二酸化シリコン層上に厚さ
500Å〜1500Åの窒化シリコン層１４が付着され
る。この窒化シリコン層のより好ましい厚さは
1000Åである。ワード線とポリシリコンの横方向
ダイオードとのパターンを定めるため、従来のホ
トリソグラフイとプラズマエツチングとを、この
窒化シリコン層に実施する。それから第２図に示
されているように、窒化シリコン１４によつて被
覆されていない部分で二酸化シリコン１５が3000
Å〜7000Åの厚さに成長する。即ち、ポリシリコ
ンが選択的に二酸化シリコンに変換される。この
二酸化シリコン層のより好ましい厚さは5500Åで
ある。
窒化シリコン１４が除去され、そして、下に
PN接合がつくられる酸化物バツド１６以外のす
べての酸化物１３を除去するために選択的エツチ
ングが行なわれる。こうして得られた構造体が第
３図に示されている。ポリシリコンをパターン化
するために選択的酸化を用いた結果、プラナー表
面が得られる。第４図に示されているようにホウ
素のようなＰ形ドーパントの非選択的注入が行な
われ、それにより、すべてのポリシリコン１２が
Ｐ形になる。ヒ素のようなＮ形不純物の注入の際
のマスクとなるホトレジスト３０が第５図に示さ
れている。ここでは酸化物パツド１６もマスクの
一部分を構成している。Ｎ形不純物の注入に続い
てホトレジスト３０を除去した後、この構造体が
アニールされる。こうして得られた構造体が第６
図に示されている。Ｐ形物質４１とＮ形物質４０
との間にPN接合４３が存在する。それから白金
のような金属が付着され、そして焼結が行なわれ
て露出したポリシリコン上にシリコン化物がつく
られる。それから酸化物層の上に残つている金属
が除去され、その結果第７図に示された構造体が
得られる。この構造体は横方向ダイオードのアノ
ード領域およびカソード領域と自己整合形式で接
触したポリシリコン／シリコン化物層６０を有し
ており、ポリシリコンはその抵抗値が大いに小さ
くなつているのでワード線として用いることが可
能となる。工程の最後の段階では、第８図に示さ
れているように、例えば二酸化シリコンのような
絶縁体の中間層７０をつくる。この層を貫通して
Ｐ形物質に達するエツチングが行なわれ、そして
もし特定のビツトパターンが必要ならば、アルミ
ニウム等の金属ビツト線７１に接続される。第９
図はこのアレイ構造体の平面図であつて、ワード
線６０に対しビツト線７１が横断方向に配置され
ているのが示されている。ビツト線は、絶縁酸化
物層にエツチングによりあげられた貫通孔を通し
て、アレイダイオードのP+領域に接続される。
これらの接続は要求された出力に対するプログラ
ミングがそれを必要とする時にのみ行なわれる。
PN接合がつくられる酸化物バツド１６以外のす
べての酸化物１３を除去するために選択的エツチ
ングが行なわれる。こうして得られた構造体が第
３図に示されている。ポリシリコンをパターン化
するために選択的酸化を用いた結果、プラナー表
面が得られる。第４図に示されているようにホウ
素のようなＰ形ドーパントの非選択的注入が行な
われ、それにより、すべてのポリシリコン１２が
Ｐ形になる。ヒ素のようなＮ形不純物の注入の際
のマスクとなるホトレジスト３０が第５図に示さ
れている。ここでは酸化物パツド１６もマスクの
一部分を構成している。Ｎ形不純物の注入に続い
てホトレジスト３０を除去した後、この構造体が
アニールされる。こうして得られた構造体が第６
図に示されている。Ｐ形物質４１とＮ形物質４０
との間にPN接合４３が存在する。それから白金
のような金属が付着され、そして焼結が行なわれ
て露出したポリシリコン上にシリコン化物がつく
られる。それから酸化物層の上に残つている金属
が除去され、その結果第７図に示された構造体が
得られる。この構造体は横方向ダイオードのアノ
ード領域およびカソード領域と自己整合形式で接
触したポリシリコン／シリコン化物層６０を有し
ており、ポリシリコンはその抵抗値が大いに小さ
くなつているのでワード線として用いることが可
能となる。工程の最後の段階では、第８図に示さ
れているように、例えば二酸化シリコンのような
絶縁体の中間層７０をつくる。この層を貫通して
Ｐ形物質に達するエツチングが行なわれ、そして
もし特定のビツトパターンが必要ならば、アルミ
ニウム等の金属ビツト線７１に接続される。第９
図はこのアレイ構造体の平面図であつて、ワード
線６０に対しビツト線７１が横断方向に配置され
ているのが示されている。ビツト線は、絶縁酸化
物層にエツチングによりあげられた貫通孔を通し
て、アレイダイオードのP+領域に接続される。
これらの接続は要求された出力に対するプログラ
ミングがそれを必要とする時にのみ行なわれる。
ポリシリコンを使つてマトリツクス素子をつく
ることは従来は行なわれなかつた。その理由はこ
の物質の面抵抗値が大きいためであり、高速動作
や高集積度に対して大きな面抵抗値は障害となる
からである。本発明による構造体とその製造法に
よれば、アノードおよびカソード接触体の自己整
合性によつてダイオードの基本特性が改良される
ばかりでなく、前記問題点に対する有効な解決を
与えることができる。さらに、この構造体は高集
積度と適合する特性を有しており、そして本製造
法はインタフエース、復号、その他の周辺回路等
のためのシヨツトキ・トランジスタ論理
（STL）、集積化シヨツトキ論理（ISL）、トラン
ジスタ・トランジスタ論理（TTL）、エミツタ結
合論理（ECL）、および集積化注入論理（I2L）に
対する製造技術と両立する。
ることは従来は行なわれなかつた。その理由はこ
の物質の面抵抗値が大きいためであり、高速動作
や高集積度に対して大きな面抵抗値は障害となる
からである。本発明による構造体とその製造法に
よれば、アノードおよびカソード接触体の自己整
合性によつてダイオードの基本特性が改良される
ばかりでなく、前記問題点に対する有効な解決を
与えることができる。さらに、この構造体は高集
積度と適合する特性を有しており、そして本製造
法はインタフエース、復号、その他の周辺回路等
のためのシヨツトキ・トランジスタ論理
（STL）、集積化シヨツトキ論理（ISL）、トラン
ジスタ・トランジスタ論理（TTL）、エミツタ結
合論理（ECL）、および集積化注入論理（I2L）に
対する製造技術と両立する。
第１図はいくつかの付着層が設けられた最初の
状態の構造体図、第２図はポリシリコンをSiO2
に選択的に変換した後の構造体図、第３図は窒化
物が除去され、そしてポリシリコン上に酸化物パ
ツドを残すための選択的エツチングが行なわれた
後の構造体図、第４図はＰ形物質を生成する不純
物の注入を示す図、第５図はホトレジスト・マス
クとＮ形物質を生成する不純物の注入を示す図、
第６図はアニーリングの後の構造体の極性図、第
７図は焼結された構造体図、第８図は所定の位置
に配置された中間レベルSiO2とこの装置のＰ形
領域に結合された第２レベル相互接続体とを有す
る構造体図、そして第９図はアドレス指定線とア
レイ素子のレイアウトを示すアレイ構造体の平面
図である。
状態の構造体図、第２図はポリシリコンをSiO2
に選択的に変換した後の構造体図、第３図は窒化
物が除去され、そしてポリシリコン上に酸化物パ
ツドを残すための選択的エツチングが行なわれた
後の構造体図、第４図はＰ形物質を生成する不純
物の注入を示す図、第５図はホトレジスト・マス
クとＮ形物質を生成する不純物の注入を示す図、
第６図はアニーリングの後の構造体の極性図、第
７図は焼結された構造体図、第８図は所定の位置
に配置された中間レベルSiO2とこの装置のＰ形
領域に結合された第２レベル相互接続体とを有す
る構造体図、そして第９図はアドレス指定線とア
レイ素子のレイアウトを示すアレイ構造体の平面
図である。
Claims (1)
- 【特許請求の範囲】 １ 半導体ROMアレイであつて： 基板、 上記基板上に形成された第１の絶縁層； 上記第１の絶縁層上に形成され、上記アレイの
全長に渡つて配された、複数の第１導電型多結晶
ストリツプを有し、この多結晶ストリツプの各々
は複数の延長部を有し、この延長部の各々は、上
記多結晶ストリツプに近い部分に配された第１導
電型の第１の部分と、上記多結晶ストリツプから
離れて配された第２導電型の第２の部分を有し、
更に上記多結晶ストリツプと上記延長部は、それ
等の表面に、上記第１と第２の部分の間の結合部
を除いて、シリサイドが形成されており；かつ 上記複数の多結晶ストリツプ上に形成された第
２の絶縁層を有し、この第２の絶縁層は上記延長
部の第２の部分の内の選択されたものを露出する
よう形成された通路を有し、 当該通路を有するものが第１のデータ状態を示
し、通路を有しないものが第２のデータ状態を示
すよう形成されており；かつ 上記複数の多結晶ストリツプに直角に形成され
た複数の電動ストリツプを有し、この導電ストリ
ツプは、上記アレイの全長に渡つて配され、かつ
上記通路に延びている； ことを特徴とする半導体ROMアレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/289,357 US4516223A (en) | 1981-08-03 | 1981-08-03 | High density bipolar ROM having a lateral PN diode as a matrix element and method of fabrication |
| US289357 | 1981-08-03 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63193579A Division JPH06105765B2 (ja) | 1981-08-03 | 1988-08-04 | 半導体ｒｏｍアレイを作成するプロセス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5831569A JPS5831569A (ja) | 1983-02-24 |
| JPH0436466B2 true JPH0436466B2 (ja) | 1992-06-16 |
Family
ID=23111193
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132330A Granted JPS5831569A (ja) | 1981-08-03 | 1982-07-30 | 半導体ｒｏｍアレイおよびその製造法 |
| JP63193579A Expired - Lifetime JPH06105765B2 (ja) | 1981-08-03 | 1988-08-04 | 半導体ｒｏｍアレイを作成するプロセス |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63193579A Expired - Lifetime JPH06105765B2 (ja) | 1981-08-03 | 1988-08-04 | 半導体ｒｏｍアレイを作成するプロセス |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4516223A (ja) |
| JP (2) | JPS5831569A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4616404A (en) * | 1984-11-30 | 1986-10-14 | Advanced Micro Devices, Inc. | Method of making improved lateral polysilicon diode by treating plasma etched sidewalls to remove defects |
| US4898838A (en) * | 1985-10-16 | 1990-02-06 | Texas Instruments Incorporated | Method for fabricating a poly emitter logic array |
| US4709253A (en) * | 1986-05-02 | 1987-11-24 | Amp Incorporated | Surface mountable diode |
| US4884238A (en) * | 1988-03-09 | 1989-11-28 | Honeywell Inc. | Read-only memory |
| JPH02185069A (ja) * | 1988-12-02 | 1990-07-19 | Motorola Inc | 高エネルギー阻止能力及び温度補償された阻止電圧を具備する半導体デバイス |
| US5661047A (en) * | 1994-10-05 | 1997-08-26 | United Microelectronics Corporation | Method for forming bipolar ROM device |
| US5905670A (en) * | 1997-05-13 | 1999-05-18 | International Business Machines Corp. | ROM storage cell and method of fabrication |
| DE19734728C1 (de) * | 1997-08-11 | 1999-04-01 | Siemens Ag | Integrierte Schaltungsanordnung mit mindestens zwei unterschiedlich dotierten Gebieten, die elektrisch miteinander verbunden sind, und Verfahren zu deren Herstellung |
| NO973993L (no) * | 1997-09-01 | 1999-03-02 | Opticom As | Leseminne og leseminneinnretninger |
| US6015993A (en) | 1998-08-31 | 2000-01-18 | International Business Machines Corporation | Semiconductor diode with depleted polysilicon gate structure and method |
| US6429492B1 (en) | 1999-06-23 | 2002-08-06 | Bae Systems Information And Electronic Systems Integration, Inc. | Low-power CMOS device and logic gates/circuits therewith |
| DE19936636A1 (de) * | 1999-08-04 | 2001-02-15 | Siemens Ag | Schutzstruktur für eine integrierte Halbleiterschaltung zum Schutz vor elektrostatischer Entladung |
| US6789034B2 (en) * | 2001-04-19 | 2004-09-07 | Onwafer Technologies, Inc. | Data collection methods and apparatus with parasitic correction |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5460581A (en) * | 1977-09-30 | 1979-05-16 | Philips Nv | Semiconductor |
| JPS567467A (en) * | 1979-07-02 | 1981-01-26 | Nec Corp | Semiconductor memory device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1266353B (de) * | 1964-03-13 | 1968-04-18 | Bbc Brown Boveri & Cie | Matrixfoermige Anordnung von Oxydschichtdioden zur Verwendung als manipulierbarer Festwertspeicher oder Informationsumsetzer |
| US3689900A (en) * | 1970-08-31 | 1972-09-05 | Gen Electric | Photo-coded diode array for read only memory |
| JPS6057227B2 (ja) * | 1976-11-11 | 1985-12-13 | 日本電気株式会社 | 半導体装置の製造方法 |
| US4420820A (en) * | 1980-12-29 | 1983-12-13 | Signetics Corporation | Programmable read-only memory |
| US4424579A (en) * | 1981-02-23 | 1984-01-03 | Burroughs Corporation | Mask programmable read-only memory stacked above a semiconductor substrate |
-
1981
- 1981-08-03 US US06/289,357 patent/US4516223A/en not_active Expired - Fee Related
-
1982
- 1982-07-30 JP JP57132330A patent/JPS5831569A/ja active Granted
-
1988
- 1988-08-04 JP JP63193579A patent/JPH06105765B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5460581A (en) * | 1977-09-30 | 1979-05-16 | Philips Nv | Semiconductor |
| JPS567467A (en) * | 1979-07-02 | 1981-01-26 | Nec Corp | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06105765B2 (ja) | 1994-12-21 |
| JPS5831569A (ja) | 1983-02-24 |
| JPH01138747A (ja) | 1989-05-31 |
| US4516223A (en) | 1985-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5371401A (en) | Semiconductor integrated circuit fully isolated from the substrate | |
| US5112765A (en) | Method of forming stacked tungsten gate PFET devices and structures resulting therefrom | |
| US5177030A (en) | Method of making self-aligned vertical intrinsic resistance | |
| EP0021403B1 (en) | Self-aligned semiconductor circuits | |
| US4418468A (en) | Process for fabricating a logic structure utilizing polycrystalline silicon Schottky diodes | |
| EP0080730B1 (en) | Semiconductor device with wiring layers and method of manufacturing the same | |
| US4539742A (en) | Semiconductor device and method for manufacturing the same | |
| JPH0436466B2 (ja) | ||
| JPH0626253B2 (ja) | 長さの短い拡散領域を含む半導体素子の製造方法 | |
| EP0030147B1 (en) | Method for manufacturing a semiconductor integrated circuit | |
| US5212102A (en) | Method of making polysilicon Schottky clamped transistor and vertical fuse devices | |
| US5241206A (en) | Self-aligned vertical intrinsic resistance | |
| JP2605030B2 (ja) | 直交バイポーラ−トランジスタ | |
| US5279887A (en) | Polycrystalline silicon contact structure | |
| US4584594A (en) | Logic structure utilizing polycrystalline silicon Schottky diodes | |
| US4512074A (en) | Method for manufacturing a semiconductor device utilizing selective oxidation and diffusion from a polycrystalline source | |
| EP0036620B1 (en) | Semiconductor device and method for fabricating the same | |
| JP2888877B2 (ja) | 半導体記憶装置 | |
| JPS5951149B2 (ja) | バイポ−ラ半導体記憶装置 | |
| JPH0128508B2 (ja) | ||
| EP0145036B1 (en) | A semidonductor device having an interconnection structure | |
| JP2593911B2 (ja) | 半導体集積回路装置 | |
| JPS6158981B2 (ja) | ||
| JPS5910270A (ja) | 半導体集積回路装置 | |
| KR19980031101A (ko) | 반도체소자의 제조방법 |