KR19980031101A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 트랜지스터가 형성된 반도체 기판 상부에 얇은 두께의 절연막을 소정두께 형성하고 반도체기판을 노출시키는 콘택패드용 콘택홀을 경사지게 형성한 다음, 상기 콘택패드용 콘택홀을 통하여 소오스/드레인 접합영역에 접속하는 콘택패드를 형성하고 그 상부를 다른 절연막으로 평탄화시킨 다음, 비트라인과 저장전극을 형성함으로써 상기 반도체기판의 손상없이 셀의 크기 축소를 용이하며 공정마진을 증가시켜 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 셀 크기가 작은 고집적화된 반도체소자의 비트라인 및 저장전극 콘택공정을 용이하게 실시할 수 있는 반도체소자의 제조방법에 관한 것이다.
일반적으로, 메모리 소자에서 중요한 특성인 리프레쉬 타임(refresh time)은 주로 저장전극 노드와 트랜지스터의 드레인을 연결하는 저장전극 콘택공정시 상기 드레인이 손상되어 발생되는 누설전류에 의하여 결정된다.
종래기술을 설명하면 다음과 같다.
먼저, 반도체기판 상부에 트랜지스터를 형성하고, 그 상부를 평탄화시킨 다음, 비트라인 콘택공정으로 비트라인을 형성하고 저장전극 형성공정으로 저장전극을 형성한 다음, 후속공정을 실시하여 반도체소자를 제조하였다.
도 1은 종래기술에 따른 셀의 레이아웃도를 도시한 것이고, 게이트전극(53)과 비트라인 콘택홀(55) 또는 게이트전극(53)과 저장전극 콘택홀(57)이 일정간격 유지한 채 형성하여야 함을 도시한다.
이상에서 설명한 바와 같이 종래기술에 따른 반도체소자의 제조방법은, 소자 분리절연막, 게이트전극, 비트라인과 같은 하부구조물을 형성하고 그 상부를 평탄화시키는 하부절연층을 형성하고 저장전극 마스크를 이용한 식각공정으로 상기 반도체기판의 드레인 접합영역을 노출시키는 콘택홀을 형성함으로써 상기 반도체기판을 손상시켜 상기 드레인 접합영역에서의 누설전류를 증가시켜 반도체소자의 리프레쉬 특성을 저하시킴으로써 반도체소자의 특성 및 신뢰성을 저하시켜 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 비트라인 콘택홀과 저장전극 콘택홀이 형성될 부분을 식각하여 노출된 반도체기판의 소오스/드레인 접합영역에 콘택패드를 형성하고 후속콘택공정으로 상기 콘택패드에 접합되는 비트라인과 저장전극을 형성함으로써 셀 크기를 작게 하는 동시에 콘택공정을 용이하게 실시할 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2a는 본 발명에 따른 반도체소자의 제조방법을 도시한 레이아웃도.
도 2b내지 도 2f는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
*도면의 주요부분에 대한 부호의 설명*
11,51 : 반도체기판13 : 소자분리절연막
15,53 : 게이트전극17 : 절연막 스페이서
19 : 소오스/드레인 접합영역21 : 제1절연막
23 : 콘택패드용 제1콘택홀25 : 콘택패드용 제2콘택홀
27 : 콘택패드29 : 제2절연막
31,55 : 비트라인 콘택홀33 : 비트라인
35 : 제3절연막37 : 감광막패턴
39,57 : 저장전극 콘택홀41 : 저장전극
35 : 제3절연막37 : 감광막패턴
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 게이트전극을 형성하는 공정과,
상기 게이트전극 상부를 평탄화시키는 제 1 절연막을 얇게 형성하는 공정과,
상기 게이터전극 간의 반도체기판에 형성된 소오스/드레인 접합영역을 노출시키는 콘택패드용 제 1 콘택홀과 콘택패드용 제 2 콘택홀을 형성하되, 경사지게 형성하는 공정과,
상기 콘택패드용 콘택홀을 통하여 상기 소오스/드레인 접합영역에 접속되는 콘택패드를 형성하되, 선택성장 방법으로 상기 게이트전극의 일측을 도포하는 크기로 형성하는 공정과,
전체표면상부를 평탄화시키는 제 2 절연막을 소정두께 형성하는 공정과,
상기 제 2 절연막을 식각하는 비트라인 콘택공정으로 비트라인 콘택홀을 형성하는 공정과,
상기 비트라인 콘택홀을 통하여 상기 콘택패드에 접속되는 비트라인을 형성하는 공정과,
전체표면상부를 평탄화시키는 제 3 절연막을 소정두께 형성하는 공정과,
상기 제 3 절연막과 제 2 절연막을 식각하는 저장전극 콘택공정으로 저장전극 콘택홀을 형성하는 공정과,
상기 저장전극 콘택홀을 통하여 상기 콘택패드에 접속되는 저장전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한다.
도 2a는 종래기술에 따른 도 1과 대비하여 도시한 레이아웃도로서, 반도체기판(11) 상부에 게이트전극(15)을 형성하고, 상기 반도체기판(11)의 소오스/드레인 접합영역(도시안됨)에 접속되는 콘택패드(27)를 형성한 다음, 상기 콘택패드를 노출시키는 비트라인 콘택홀(31)과 저장전극 콘택홀(29)을 형성한 것이다.
여기서, 상기 콘택홀(31,39)은 상기 게이트전극(15) 간의 거리에 별도의 공간을 필요로 하지 않아 콘택공정의 공정마진을 향상시켜 콘택공정을 용이하게 하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있다.
도 2b 내지 도 2f는 상기 도 2a의 ⓐ - ⓐ 절단면을 따라 본 발명의 실시예에 의한 반도체소자 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 소자분리절연막(13)을 형성한다. 그리고, 상기 반도체기판(11) 상부에 게이트전극(15)을 형성하고, 상기 게이트전극(15) 측벽에 절연막 스페이서(17)를 형성한 다음, 상기 반도체기판(11)에 소오스/드레인 접합영역(19)을 형성한다.
그리고, 전체표면상부를 평탄화시키는 제 1 절연막(21)을 평탄화될 수 있을 정도로 얇게 형성한다. 이때, 상기 제 1 절연막(21)은 산화막으로 형성한다. (도 2b)
그 다음에, 콘택마스크(도시안됨)를 이용한 경사식각공정으로 상기 게이트전극(15)과의 단선을 방지하며 상기 소오스/드레인 접합영역(19)을 노출시키는 콘택패드용 제 1 콘택홀(23)과 콘택패드용 제 2 콘택홀(25)을 형성한다.
이때, 상기 콘택마스크는 반도체기판(11)의 소오스/드레인 접합영역(19)을 노출시킬 수 있는 것이다.
그리고, 상기 콘택패드용 제 1 콘택홀(23)가 콘택패드용 제 2 콘택홀(25)은 상기 반도체기판(11)의 셀부와 주변회로부에 동시에 형성하거나 셀부에만 형성한다.
그 다음에, 상기 콘택패드용 콘택홀(23,25)을 통하여 상기 반도체기판(11)의 소오스/드레인 접합영역(19)에 접속되는 콘택패드(27)를 형성한다.
이때, 상기 콘택패드(27)는 선택적 에피탁셜 성장(Seletive Epitaxial Growth, 이하에서 SEG라 함)방법이나 선택적 다결정실리콘막 성장방법을 이용하여 성장시킨 다음, 불순물을 도핑하여 형성한다.
여기서, 상기 불순물 도핑공정은 임플란트(implant)공정이나 가스를 이용하여 실시한다.(도 2c)
그 다음에, 전체표면상부에 제 2 절연막(29)을 소정두께 증착하여 평탄화시킨다. 그리고, 비트라인 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 제 2 절연막(29)을 식각하여 상기 제 1 콘택홀(23) 상부의 콘택패드(27)를 노출시키는 비트라인 콘택홀(31)을 형성한다.
이때, 상기 제 2 절연막(29)은 플로우가 잘되는 산화막으로 형성한다.
그리고, 상기 비트라인 콘택홀(31)을 통하여 상기 콘택패드(27)에 접속되는 비트라인(33)을 형성한다. (도 2d)
그 다음에, 전체표면상부에 제 3 절연막(35)으로 평탄화시키고 그 상부에 감광막패턴(37)을 형성한다. 이때, 상기 감광막패턴(37)은 저장전극 콘택마스크(도시안됨)를 이용하여 감광막을 노광 및 현상하여 형성한다.
그리고, 상기 감광막패턴(37)을 마스크로 하여 상기 제 3 절연막(35)과 제 2 절연막(29)을 순차적으로 식각하여 상기 제 2 콘택홀(25) 상부의 콘택패드(27)를 노출시키는 저장전극 콘택홀(39)을 형성한다. (도 2e)
그 다음에, 상기 감광막패턴(37)을 제거하고, 상기 저장전극 콘택홀(39)을 통하여 상기 콘택패드(27)에 접속되는 저장전극을 형성한다.
이때, 상기 저장전극은 텅스텐이나 백금과 같은 금속물질로 형성한다. (도 2f)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 반도체기판에 게이트전극을 형성하고 전체표면상부를 평탄화시키는 제 1 절연막을 얇게 형성한 다음, 비트라인과 저장전극이 접속될 셀부의 소오스/드레인 접합영역을 노출시키는 콘택패드용 콘택홀을 형성하고, 상기 노출된 소오스/드레인 접합영역에 접속되는 콘택패드를 형성한 다음, 후속 공정으로 용이하게 비트라인 콘택공정 및 저장전극 콘택공정을 실시하여 공정마진을 증가시키고 셀 크기를 감소시키며 상기 반도체기판의 손상없이 비트라인과 저장전극을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.
Claims (6)
- 반도체기판 상부에 게이트전극을 형성하는 공정과,상기 반도체기판 상부에 제 1 절연막을 형성하는 공정과,상기 게이터전극 간의 반도체기판에 형성된 소오스/드레인 접합영역을 노출시키는 콘택패드용 제 1 콘택홀과 콘택패드용 제 2 콘택홀을 형성하되, 경사지게 형성하는 공정과,상기 콘택패드용 콘택홀을 통하여 상기 소오스/드레인 접합영역에 접속되는 콘택패드를 형성하되, 선택성장 방법으로 상기 게이트전극의 일측을 도포하는 크기로 형성하는 공정과,전체표면상부에 제 2 절연막을 형성하는 공정과,상기 제 2 절연막을 식각하는 비트라인 콘택공정으로 비트라인 콘택홀을 형성하는 공정과,상기 비트라인 콘택홀을 통하여 상기 콘택패드에 접속되는 비트라인을 형성하는 공정과,전체표면상부에 제 3 절연막을 형성하는 공정과,상기 제 3 절연막과 제 2 절연막을 식각하는 저장전극 콘택공정으로 저장전극 콘택홀을 형성하는 공정과,상기 저장전극 콘택홀을 통하여 상기 콘택패드에 접속되는 저장전극을 형성하는 공정을 포함하는 반도체소자의 제조방법.
- 청구항 1에 있어서,상기 콘택패드용 콘택홀은 셀부에만 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 청구항 1에 있어서,상기 콘택패드용 콘택홀, 비트라인 콘택홀 그리고 저장전극 콘택홀은 상기 반도체기판의 셀부와 주변회로부에 동시에 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 청구항 1에 있어서,상기 콘택패드는 SEG 방법으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 청구항 1에 있어서,상기 콘택패드는 선택적 다결정실리콘 성장방법으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 청구항 1에 있어서,상기 저장전극은 텅스텐이나 백금과 같은 금속물질로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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1996
- 1996-10-31 KR KR1019960050632A patent/KR100214279B1/ko not_active IP Right Cessation
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