KR20040008481A - 반도체소자의 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 형성방법에 관한 것으로, 랜딩 플러그 폴리의 형성 공정을 생략하여 사용되는 마스크 숫자를 감소시키되, 비트라인 콘택마스크를 이용하여 비트라인을 형성하고 에스펙스비 ( aspect ratio ) 가 큰 저장전극 콘택홀의 저부는 SEG 공정으로 콘택패드를 형성하고 그 상부에 폴리실리콘을 증착하여 저장전극 콘택플러그를 형성하여 반도체소자의 생산성을 향상시킬 수 있도록 하는 기술이다.

Description

반도체소자의 형성방법{A method for forming a semiconductor device}

본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 반도체소자의 고집적화에 따른 소자의 제조 공정을 용이하게 실시할 수 있도록 하는 랜딩 플러그 폴리 형성방법에 관한 것이다.

일반적으로, 반도체 메모리 소자인 디램은 하나의 트랜지스터와 캐패시터로 형성되고 이들을 구동하기 위하여 비트라인이나 금속배선 등을 필요로 하게 된다.

그러나, 반도체소자가 고집적화됨에 따라 높은 에스펙트비 ( aspect ratio )를 갖는 콘택 공정을 실시하여야 하는 경유가 생기고 그에 따른 소자의 제조 공정이 어렵게 된다.

이를 극복하기 위하여, 비트라인과 캐패시터의 콘택 깊이를 감소시켜 소자의 제조 공정을 용이하게 실시할 수 있는 랜딩 플러그 폴리를 형성하는 공정을 사용하였다.

도 1a 내지 도 1f 는 종래기술에 따른 반도체소자의 형성 공정을 도시한 단면도이다.

도 1a 및 도 1b를 참조하면, 반도체기판(11) 상에 "I" 자 형태의 활성영역을 정의하는 소자분리막(13)을 형성한다. 이때, 상기 소자분리막(13)은 트렌치형으로 형성한 것이다.

그 다음, 상기 반도체기판(11) 상부에 게이트산화막(도시안됨), 폴리사이드층(15) 및 하드마스크층(17)의 적층구조를 형성하고 이를 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 식각하여 게이트전극을 형성하고 전체표면상부에 제1,2식각장벽층(19,21)을 형성한다.

도 1c를 참조하면, 상기 식각장벽층(19,21)을 이방성식각하여 상기 게이트전극 측벽에 절연막 스페이서를 형성한다.

전체표면상부에 하부절연층(20)을 형성하고 랜딩 플러그 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 게이트전극 사이의 활성영역을 노출시키는 비트라인용 랜딩 플러그 콘택홀(21)과 저장전극용 랜딩 플러그 콘택홀(23)을 형성한다.

상기 콘택홀(21,23)을 매립하는 플러그 폴리를 증착하고 이를 평탄화식각하여 비트라인용 랜딩 플러그 폴리(25)와 저장전극용 랜딩 플러그 폴리(27)를 형성한다.

도 1d를 참조하면, 전체표면상부에 제1층간절연막(31)을 형성한다.

그리고, 상기 비트라인용 랜딩 플러그 폴리(25)를 노출시키는 비트라인 콘택홀(33)을 형성한다.

도 1e를 참조하면, 상기 비트라인용 랜딩 플러그 폴리(25)에 접속되는 Ti/TiN 장벽금속층(35), 텅스텐막(37) 및 하드마스크층(39)의 적층구조를 형성한다.

그리고, 상기 적층구조를 비트라인 마스크(도시안됨)를 이용하여 패터닝하고 그 측벽에 절연막 스페이서(도시안됨)를 형성한다.

도 1f를 참조하면, 전체표면상부에 제2층간절연막(도시안됨)을 형성하고 이를 이용한 사진식각공정으로 상기 저장전극용 랜딩 플러그 폴리(27)를 노출시키는 저장전극 콘택홀(41)을 형성하고 이를 매립하는 저장전극 콘택플러그(43)를 형성한다.

상기한 바와 같이 종래기술에 따른 반도체소자의 형성방법은, 다수의 마스크를 사용하여 반도체소자의 생산 단가를 증가시켜 소자의 생산성을 저하시키는 문제점이 있다.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 랜딩 플러그 폴리의 형성 공정을 생략하여 사용되는 마스크 숫자를 감소시킴으로써 반도체소자의 생산성을 향상시킬 수 있도록 하는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1f 는 종래기술에 따른 반도체소자의 형성방법을 도시한 단면도.

도 2a 내지 도 2e 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도.

< 도면의 주요 부분에 대한 부호의 설명 >

11,51 : 반도체기판13,53 : 소자분리막

15,55 : 폴리사이드층17,39,57,73 : 하드마스크층

19,59 : 제1식각장벽층20,63 : 하부절연층

21,61 : 제2식각장벽층

22 : 비트라인용 랜딩 플러그 콘택홀

23 : 저장전극용 랜딩 플러그 콘택홀

25 : 비트라인용 랜딩 플러그 폴리

27 : 저장전극용 랜딩 플러그 폴리31,65 : 제1층간절연막

33,67 : 비트라인 콘택홀35,69 : Ti/TiN

37,71 : 텅스텐막41,75 : 저장전극 콘택홀

43,79 : 저장전극 콘택플러그77 : 저장전극용 콘택패드

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,

반도체기판 상의 게이트전극 사이를 매립하는 평탄화된 하부절연층을 형성하는 공정과,

전체표면상부에 제1층간절연막을 형성하고 비트라인 콘택마스크를 이용하여 상기 반도체기판을 노출시키는 비트라인 콘택홀을 형성하는 공정과,

상기 콘택홀을 매립하는 비트라인을 형성하는 공정과,

전체표면상부에 제2층간절연막을 증착하고 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 반도체기판을 노출시키는 저장전극 콘택홀을 형성하는 공정과,

SEG 공정으로 상기 저장전극 콘택홀의 하측을 매립하는 저장전극용 콘택 패드를 형성하는 공정과,

상기 저장전극 콘택홀 상측을 매립하는 폴리실리콘막으로 저장전극 콘택플러그를 형성하는 공정을 포함하는 것과,

상기 게이트전극은 2200 ∼ 2800 Å 깊이인 것과,

상기 비트라인 콘택홀은 2200 ∼ 2800 Å 깊이인 것과,

상기 저장전극 콘택홀은 4500 ∼ 5500 Å 깊이인 것을 제1특징으로 한다.

또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,

반도체기판 상의 게이트전극 사이를 매립하는 평탄화된 하부절연층을 형성하는 공정과,

전체표면상부에 제1층간절연막을 형성하고 비트라인 콘택마스크를 이용하여 상기 반도체기판을 노출시키는 비트라인 콘택홀을 형성하는 공정과,

상기 콘택홀을 매립하는 비트라인을 형성하는 공정과,

전체표면상부에 제2층간절연막을 증착하고 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 반도체기판을 노출시키는 저장전극 콘택홀을 형성하는 공정과,

상기 저장전극 콘택홀을 폴리실리콘이나 TiN 으로 매립하여 저장전극 콘택플러그를 형성하는 공정을 포함하는 것을 제2특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2e 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도이다.

도 2a 및 도 2b 를 참조하면, 반도체기판(51)에 "T" 자형 활성영역을 정의하는 소자분리막(53)을 형성한다.

이때, 상기 소자분리막(53)은 트렌치형으로 형성한 것이다.

그 다음, 상기 반도체기판(51) 상부에 게이트산화막(도시안됨), 폴리사이드층(55) 및 하드마스크층(57)의 적층구조를 형성하고 이를 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 식각하여 게이트전극을 형성하고 전체표면상부에 제1,2식각장벽층(59,61)을 형성한다.

이때, 상기 게이트전극은 폴리사이드층인 폴리실리콘층과 텅스텐막의 두께를 각각 600 ∼ 800 Å 두께로 각각 형성하고 절연막 스페이서는 200 ∼ 400 Å 두께로 형성한 것이다.

도 2c를 참조하면, 전체표면상부에 하부절연층(63)을 증착하고 이를 평탄화식각하여 상기 제2식각장벽층(61)을 노출시킨다.

이때, 상기 게이트전극 사이는 하부절연층(63)으로 매립된다.

그 다음, 전체표면상부에 제1층간절연막(65)을 증착하고 비트라인 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 반도체기판(51)을 노출시키는 비트라인 콘택홀(67)을 형성한다.

이때, 상기 비트라인 콘택홀(67) 깊이는 2200 ∼ 2800 Å 두께 정도이다.

도 2d를 참조하면, 상기 콘택홀(67)을 매립하는 Ti/TiN 장벽금속층(69), 텅스텐막(71) 및 하드마스크층(73)의 적층구조를 형성하고 비트라인 마스크(도시안됨)를 이용한 사진식각공정으로 패터닝하여 비트라인을 형성한다.

도 2e를 참조하면, 전체표면상부에 제2층간절연막(도시안됨)을 형성하고 저장전극 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 반도체기판(51)을 노출시키는 저장전극 콘택홀(75)을 형성한다.

그리고, SEG ( selective epitaxial growth ) 방법을 이용하여 상기 게이트전극 사이의 저장전극 콘택홀(75)을 매립하는 저장전극용 콘택패드(77)를 형성하고 여기에 접속되는 폴리실리콘막을 증착한 다음, 이를 평탄화식각하여 저장전극 콘택플러그(79)를 형성한다.

상기 콘택홀(75)이 높이는 4500 ∼ 5500 Å 깊이로 형성된 것이다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법은, 랜딩 플러그 폴리를 형성하기 위한 랜딩 플러그 콘택마스크의 사용없이 비트라인과 저장전극의 사용 공정으로 비트라인 및 저장전극을 형성하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 소자의 생산성을 향상시키는 효과를 제공한다.

Claims (5)

1. 반도체기판 상의 게이트전극 사이를 매립하는 평탄화된 하부절연층을 형성하는 공정과,

   전체표면상부에 제1층간절연막을 형성하고 비트라인 콘택마스크를 이용하여 상기 반도체기판을 노출시키는 비트라인 콘택홀을 형성하는 공정과,

   상기 콘택홀을 매립하는 비트라인을 형성하는 공정과,

   전체표면상부에 제2층간절연막을 증착하고 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 반도체기판을 노출시키는 저장전극 콘택홀을 형성하는 공정과,

   SEG 공정으로 상기 저장전극 콘택홀의 하측을 매립하는 저장전극용 콘택 패드를 형성하는 공정과,

   상기 저장전극 콘택홀 상측을 매립하는 폴리실리콘막으로 저장전극 콘택플러그를 형성하는 공정을 포함하는 반도체소자의 형성방법.
2. 제 1 항에 있어서,

   상기 게이트전극은 2200 ∼ 2800 Å 깊이인 것을 특징으로 하는 반도체소자의 형성방법.
3. 제 1 항에 있어서,

   상기 비트라인 콘택홀은 2200 ∼ 2800 Å 깊이인 것을 특징으로 하는 반도체소자의 형성방법.
4. 제 1 항에 있어서,

   상기 저장전극 콘택홀은 4500 ∼ 5500 Å 깊이인 것을 특징으로 하는 반도체소자의 형성방법.
5. 반도체기판 상의 게이트전극 사이를 매립하는 평탄화된 하부절연층을 형성하는 공정과,

   전체표면상부에 제1층간절연막을 형성하고 비트라인 콘택마스크를 이용하여 상기 반도체기판을 노출시키는 비트라인 콘택홀을 형성하는 공정과,

   상기 콘택홀을 매립하는 비트라인을 형성하는 공정과,

   전체표면상부에 제2층간절연막을 증착하고 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 반도체기판을 노출시키는 저장전극 콘택홀을 형성하는 공정과,

   상기 저장전극 콘택홀을 폴리실리콘이나 TiN 으로 매립하여 저장전극 콘택플러그를 형성하는 공정을 포함하는 반도체소자의 형성방법.