KR100378689B1 - 반도체 소자의 콘택 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 콘택 형성방법에 관한 것으로, 반도체기판 상부에 트랜지스터를 형성하고, 그 상부에 제1평탄화층과 소정두께의 제1절연막을 형성한 다음, 저장전극 콘택마스크를 이용한 식각공정으로 상기 제1평탄화층에 홈을 형성하고 상기 홈에 제2절연막 스패이서를 형성한 다음, 상기 제1절연막과 제1평탄화층을 비트라인 콘택마스크를 이용한 식각공정으로 식각하여 비트라인 콘택홀을 형성하고 상기 비트라인 콘택홀 측벽에 제3절연막 스페이서를 형성한 다음, 상기 반도체기판에 접속되는 비트라인을 형성하고 전체표면상부에 제2평탄화층을 형성한 다음, 상기 저장전극 콘택마스크를 이용하여 상기 제2평탄화층과 제1평탄화층을 식각함으로써 저장전극 콘택홀을 형성하고 상기 반도체기판에 접속되는 저장전극을 형성하는 공정의 자기정렬적인 콘택공정으로 반도체소자를 형성하여, 저장전극 콘택 형성시에 발생할 수 있는 정렬상의 어려움을 극복함과 동시에 트랜지스터의 신뢰성도 향상시킬 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 특히 저장 전극 콘택 형성시 발생할 수 있는 정렬상의 어려움을 극복함과 동시에 트랜지스터의 신뢰성도 향상시킬 수 있는 새로운 형식의 자기정렬 콘택 형성 방법에 관한 것이다.
반도체 기억 소자인 디램이 고집적화되면서, 셀의 면적이 급격히 축소되고 있어 비트라인 콘택 및 저장전극 콘택 형성시 하부 도선인 게이트전극과의 거리 확보가 어려워지고 있다.
특히, 노광기술의 발전으로 작은 크기의 패턴을 형성하는 기술은 크게 발전되고 있으나, 아래층과의 정렬(align)을 정확히 하는 기술의 발전은 느려, 용이한 비트라인 콘택 및 저장전극 콘택 그리고 게이트 전극과의 쇼트(short)를 방지하기가 점점 더 어려워지고 있다.
이러한 어려움을 극복하기 위해서 사용되는 기존의 방법으로는, 콘택 형성후에 산화막 스페이서를 형성하는 SOSCON 이나, 게이트 전극 형성후 질화막으로 상기 게이트전극를 도포하거나 질화막 스페이서를 형성하는 방법을 이용하여 자기정렬 콘택을 실시하였다.
그러나, 상기 SOSCON 공정의 경우는, 콘택 형성시 반도체기판이 2회 노출되면서 상기 반도체기판이 손상되고, 이로인하여 큰 누설 전류를 유발하게 된다.
또한, 256M DRAM 이상의 고집적 디바이스의 저장전극 콘택은, 하부 도선인 비트라인 및 게이트전극과의 정렬이 더욱 어렵고, 콘택의 크기가 매우 작아서 산화막 스페이서만으로 게이트전극과의 절연이 어렵다.
그리고, 상기 게이트전극을 질화막으로 둘러싸는 자기정렬 콘택의 방법은, 자기 정렬의 효과가 크지만 게이트전극 물질로 사용되는 다결정 실리콘이나 폴리사이드 등이 상기 질화막과 접촉하는 관계로 후속 열공정에서 응력(stress)을 발생시키고, 게이트산화막에 나쁜 영향을 미치며, 소자의 특성을 변화시키므로 트랜지스터의 신뢰성을 저하시킨다.
그로인하여, 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여, 비트라인 콘택 형성 전에 질화막을 증착하고, 게이트전극과의 정렬이 상대적으로 용이한 하부층에서 저장전극 콘택마스크를 이용하여 상기 게이트전극과의 정렬을 맞춘 다음, 콘택이 형성될 부분에 홈을 형성하여 실제 스토리지 콘택 형성시에 발생할 수 있는 정렬상의 어려움을 극복함과 동시에 트랜지스터의 신뢰성도 향상시킬 수 있는 자기정렬 콘택 형성공정으로 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 콘택 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기위해 본 발명에 따른 반도체소자의 콘택 형성방법의 특징은,
반도체기판 상부에 트랜지스터를 형성하고, 그 상부에 제1평탄화층을 형성하는 공정과,
상기 제1평탄화층 상부에 제1절연막을 소정두께 형성하는 공정과,
상기 제1절연막과 소정두께의 제1평탄화층을 저장전극 콘택마스크를 이용한 식각공정으로 식각하되, 상기 제1평탄화층에 홈을 형성하는 공정과,
상기 홈에 제2절연막 스페이서를 형성하는 공정과,
상기 제1절연막과 제1평탄화층을 비트라인 콘택마스크를 이용한 식각공정으로 식각하여 비트라인 콘택홀을 형성하는 공정과,
상기 비트라인 콘택홀 측벽에 제3절연막 스페이서를 형성하는 공정과,
상기 비트라인 콘택홀을 통하여 상기 반도체기판에 접속되는 비트라인을 형성하는 공정과,
상기 반도체기판의 전체표면상부에 제2평탄화층을 형성하는 공정과,
상기 제1절연막과 제2절연막 스페이서를 식각장벽층으로 하고 상기 저장전극 콘택마스크를 이용하여 상기 제2평탄화층과 제1평탄화층을 식각함으로써 저장전극 콘택홀을 형성하는 공정과,
상기 저장전극 콘택홀을 통하여 상기 반도체기판에 접속되는 저장전극을 형성하는 공정을 포함하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제1A도 내지 제1I도는 본 발명의 실시예에 따른 반도체소자의 콘택 형성방법을 도시한 단면도이다.
먼저, 반도체기판(I) 상부에 소자분리산화막(2)을 형성하고, 게이트 산화막(3) 및 게이트전극(4)를 형성하여 트랜지스터를 만든다.
그리고, 상기 반도체기판(1)의 전체표면상부에 제1평탄화층(5)을 형성한다. 이때, 제1평탄화층(5)은 비.피.에스.지(Boro Phospho Silicate Galss, 이하에서 BPSG라 함)와 같이 유동성이 우수한 절연물질로 형성한다.(제1A도)
그 다음에, 상기 제1평탄화층(5) 상부에 질화막(6)을 일정 두께로 증착한다. 그리고, 상기 질화막(6) 상부에 제1감광막패턴(7)을 형성한다.
이때, 상기 제1감광막패턴(7)은 저장전극 콘택마스크(도시안됨)를 이용하여 형성한다.
여기서, 상기 저장전극 콘택마스크는 상기 게이트전극(4) 형성후에 바로 정렬을 함으로써 비트라인 형성후에 정렬하는 것보다 상대적으로 정렬하기 쉽다. (제1B도)
그 다음에, 상기 제1감광막패턴(7)을 마스크로하여 상기 질화막(6)을 건식식각으로 소정두께 식각하여 홈(20)을 형성한다. 그리고, 상기 제1감광막패턴(7)을 제거하고, 상기 홈(20) 측벽에 질화막 스페이서(8)를 형성한다.
이때, 상기 질화막 스페이서(8)의 두께를 조절함으로써 상기 게이트 전극(4)과의 거리를 조절하여, 후속공정으로 형성되는 저장전극 콘택홀(도시안됨)의 크기를 조절할 수 있다. (제1C도)
그 다음에, 전체표면 상부에 제2감광막패턴(30)을 형성한다. 이때, 상기 제2감광막패턴(30)은 비트라인 콘택마스크(도시안됨)를 이용하여 형성한다.
그리고, 상기 제2감광막패턴(30)을 마스크로하여 상기 제1평탄화층(5)을 식각하여 상기 반도체기판(1)을 노출시키는 비트라인 콘택홀(40)을 형성한다. (제1D도)
그 다음에, 상기 제2감광막패턴(30)을 제거하고, 상기 비트라인 콘택홀(40) 측벽에 산화막 스페이서(9)를 형성한다.
이기서, 상기 비트라인 콘택홀은 상기 반도체기판(1)과의 단차가 낮기 때문에 경사식각(slope etch) 만으로도 상기 게이트전극(4)과의 절연을 이룰 수 있으므로 상기 산화막 스페이서(9)를 이용하는 대신에 경사식각을 실시할 수도 있다. (제1E도)
그 다음에, 상기 비트라인 콘택홀(40)을 통하여 상기 반도체기판(1)에 접속되는 비트라인(10)을 형성한다. 이때, 상기 비트라인(10)은 다결정 실리콘이나 폴리사이드를 전체표면상부에 증착하고 비트라인마스크(도시안됨)를 이용한 식각공정으로 형성한다. (제1F도)
그리고, 전체표면상부에 제2평탄화층(11)을 형성한다. 이때, 제2평탄화층(11)은 BPSG와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음에, 상기 제2평탄화층(11) 상부에 제3감광막패턴(50)을 형성한다.
이때, 상기 제3감광막패턴(50)은 저장전극 콘택마스크를 이용한 식각공정으로 형성한다.
여기서, 상기 저장전극 콘택마스크과 게이트전극(4)과의 정렬은, 제1,2평탄화층(5,11) 사이에 상기 질화막(6)과 질화막 스페이서(8)에 의해서 정렬되어 있으므로, 상대적으로 정렬이 쉬운 비트라인과의 정렬만 이루면 된다. 그리고, 상기 비트라인(10)과의 단차가 낮으므로 경사직각을 적용할 수도 있다. (제1G도)
그 다음에, 상기 제3감광막패턴(50)을 마스크로하고 상기 질화막(6)과 질화막 스페이서(8)를 식각장벽층으로 하여 상기 제1,2평탄화층(5,11)을 형성함으로써 상기 반도체기판(1)을 노출시키는 저장전극 콘택홀(60)을 형성한다. (제1H도)
그리고, 상기 제3감광막패턴(13)을 제거하고, 상기 저장전극 콘택홀(60)을 통하여 상기 반도체기판(1)에 접속되는 저장전극용 다결정실리콘 막(13)을 형성한다.
후속공정에서, 저장전극마스크(도시안됨)를 이용한 식각공정으로 저장전극(도시안됨)을 형성한다. (제1I도)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 콘택 형성방법은, 자기정렬공정으로 콘택공정을 실시하되, 비트라인 콘택 형성전에 질화막을 증착하고 게이트전극과의 정렬이 상대적으로 용이한 하부층에서 저장전극 콘택마스크를 이용하여 상기 게이트전극과의 정렬을 맞춘 다음, 콘택이 형성될 부분에 홈을 형성하여 실제 스토리지 콘택 형성시에 발생할 수 있는 정렬상의 어려움을 극복함과 동시에 트랜지스터의 신뢰성도 향상시킬 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.
제 1A도 내지 제 1I도는 본 발명의 실시예에 의한 반도체소자의 콘택 형성방법을 도시한 단면도.
◆ 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 소자분리산화막
3 : 게이트 산화막 4 : 게이트전극
5 : 제1평탄화층 6 : 질화막
7 : 제1감광막패턴 8 : 질화막 스페이서
9 : 산화막 스페이서 10 : 비트라인
11 : 제2평탄화층 13 : 다결정실리콘막
20 : 홈 30 : 제2감광막패턴
40 : 비트라인 콘택홀 50 : 제3감광막패턴
60 : 저장전극 콘택홀
Claims (7)
- 반도체기판 상부에 트랜지스터를 형성하고, 그 상부에 제1평탄화층을 형성하는 공정과,상기 제1평탄화층 상부에 제1절연막을 소정두께 형성하는 공정과,상기 제1절연막과 소정두께의 제1평탄화층을 저장전극 콘택마스크를 이용한 식각공정으로 식각하되, 상기 제1평탄화층에 홈을 형성하는 공정과,상기 홈에 제2절연막 스페이서를 형성하는 공정과,상기 제1절연막과 제1평탄화층을 비트라인 콘택마스크를 이용한 식각공정으로 식각하여 비트라인 콘택홀을 형성하는 공정과,상기 비트라인 콘택홀 측벽에 제3절연막 스페이서를 형성하는 공정과,상기 비트라인 콘택홀을 통하여 상기 반도체기판에 접속되는 비트라인을 형성하는 공정과,상기 반도체기판의 전체표면상부에 제2평탄화층을 형성하는 공정과,상기 제1절연막과 제2절연막 스페이서를 식각장벽층으로 하고 상기 저장전극 콘택마스크를 이용하여 상기 제2평탄화층과 제1평탄화층을 식각함으로써 저장전극 콘택홀을 형성하는 공정과,상기 저장전극 콘택홀을 통하여 상기 반도체기판에 접속되는 저장전극을 형성하는 공정을 포함하는 반도체소자의 콘택 형성방법.
- 제 1 항에 있어서,상기 제1평탄화층과 제2평탄화층은 BPSG 와 같이 유동성이 우수한 절연물질로 형성하는 것을 특징으로하는 반도체소자의 콘택 형성방법.
- 제 1 항에 있어서,상기 제1절연막과 제2절연막 스페이서는 질화막으로 형성하는 것을 특징으로하는 반도체소자의 콘택 형성방법.
- 제 1 항에 있어서,상기 저장전극 콘택홀의 크기는 상기 제2절연막 스페이서의 두께로 조절하는 것을 특징으로하는 반도체소자의 콘택 형성방법.
- 제 1 항에 있어서,상기 제3절연막 스페이서는 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
- 제 1 항에 있어서,상기 비트라인은 다결정실리콘이나 폴리사이드와 유사한 특성을 갖는 물질로 형성하는 것을 특징으로하는 반도체소자의 콘택 형성방법.
- 제 1 항에 있어서,상기 저장전극 콘택홀 형성공정은 제1절연막과 제2절연막 스페이서를 식각장벽층으로 하여 실시하는 것을 특징으로하는 반도체소자의 콘택형성방법.
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