KR0130177B1 - 반도체소자의 미세 콘택 형성방법 - Google Patents

Abstract

본 발명은 고집적 반도체소자의 미세 콘택 형성방법에 관한 것으로, 포토공정 이하의 콘택 크기를 형성하는 방법으로 디램(DRAM) 및 에스램(SRAM) 등에 적용할 수 있도록 네가티브 감광막 패턴과 산화막 성장비율차이를 이용하여 주로 사용하고 있는 J라인 스테퍼의 분해능 한계이하로 콘택 크기를 형성할 수 있으므로 고집적 소자의 콘택 형성이 용이한 효과가 있다.

Description

반도체소자의 미세 콘택 형성방법

제1도 내지 제4도는 본 발명에 의해 반도체소자의 미세 콘택 제조단계를 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘기판 2 : 게이트 산화막

3 : 게이트 전극 5 : 드레인 전극

6 : 층간 산화막 7 : 평탄화 산화막

8 : 다결정실리콘층 9 : 제1산화막

10 : 제2산화막 12 : 도전층패턴

30 : 감광막 패턴 50 : 콘택홀.

본 발명은 고집적 반도체소자의 미세 콘택 형성방법에 관한 것으로, 특히 포토공정 이하의 콘택 크기를 형성하는 방법으로, 디램(DRAM) 및 에스램(SRAM) 등에 적용할 수 있는 미세 콘택 형성방법에 관한 것이다.

최근에 반도체소자의 집적도가 높아짐에 따라 단위셀의 면적이 감소하게 됨에 따라 콘택기술에 의해 이웃하는 전도물질과 간격이 여유가 없어서 콘택과 이웃하는 전도물질이 단락되는 문제가 일어난다. 이러한 문제점을 극복하기 위하여 여러가지 방법으로 콘택을 형성하고 있으나, 콘택의 임계 크기(critical dimension)의 유니포미티(uniformity)와 콘택 저항에 많은 문제점이 발생한다.

따라서, 본 발명은 상기한 문제점을 해소하기 위하여 산화막 성장비로 임계 크기를 제어하여 유니포미티를 개선하고, 콘택 저항을 안정화시킬 수 있는 반도체소자 미세 콘택 형성방법을 제공하는 데 그 목적이 있다.

본 발명에 의하면, 반도체소자의 미세 콘택 형성방법에 있어서, 실리콘기판에 형성하고, 게이트 산화막, 게이트 전극, 소오스 전극, 드레인 전극으로 이루어지는 모스펫(MOSFET)을 형성하는 단계와, 전체구조 상부에 층간산화막과 평탄화용 산화막, 제1다결정실리콘층, 제1산화막을 순차적으로 형성하고, 그 상부에 콘택마스크를 사용하여 콘택영역에 네가티브 감광막패턴을 형성하는 단계와, 상기 제1산화막의 표면에서 제2산화막을 과잉 성장시켜 상기 감광막패턴의 일정상부까지 오버랩되도록 성장시키는 단계와, 상기 제2산화막을 마스크로 하여 상기 감광막패턴을 제거하고, 전면 건식식각으로 콘택영역의 제1산화막과 다결정실리콘층을 식각하는 단계와, 상기 다결정실리콘층을 마스크로 이용하여 콘택영역의 평탄화 산화막과 층간 산화막을 식각하는 동시에 상기 제2산화막과 제1산화막을 식각하여 드레인 전극이 노출된 미세 콘택홀을 형성하는 단계와, 상기 콘택홀에 도전층 패턴을 형성하는 단계로 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

제1도 내지 제4도는 본 발명의 실시예에 의해 반도체소자의 미세 콘택 제조단계를 도시한 단면도이다.

제1도는 실리콘기판(1)상에 소자분리산화막(도시안됨)을 형성하고, 게이트 산화막(2), 게이트 전극(3), 절연막 스페이서(4), 소오스 전극(5'), 드레인 전극(5)으로 이루어진 모스펫(MOSFET)을 상기 드레인 전극(5)에서 대칭되도록 형성하고, 전체구조 상부에 층간산화막(6)과 평탄화 산화막(7), 다결정 실리콘층(8), 제1산화막(9)을 순차적으로 형성하고, 그 상부에 콘택마스크를 사용하여 콘택영역에 네가티브 감광막패턴(30)을 형성한 단면도이다.

제2도는 상기 제1산화막(9)의 표면에서 제2산화막(10)을 과잉 성장시켜 상기 감광막패턴(30)의 일정상부까지 오버랩되도록 형성하고, 상기 감광막패턴(30)을 제거한 다음, 상기 제2산화막(10)을 마스크로 하여 상기 다결정실리콘층(8)을 식각정지층으로 이용하고 전면 건식식각으로 콘택영역의 제1산화막(9)을 식각한 상태의 단면도로서, 제1산화막(9)이 식각될 때 제2산화막(10)의 일정 두께도 식각된다. 참고로, 상기 제2산화막(10)은 액상증착법(LPE방법)에 의해 제1산화막(9)에서 성장속도가 빠르고, 감광막패턴(30)에서는 선택적으로 성장되지 않는 특성을 이용하여 감광막패턴(30)의 일정상부까지 오버랩되도록 한 것이다.

제3도는 제2도 공정 후 상기 제2산화막(10)과 제1산화막(9)을 마스크로 이용하여 콘택영역의 다결정실리콘층(9)을 식각한 단면도이다.

제4도는 제3도 공정 후, 상기 다결정실리콘층(8)을 마스크로 이용하여 콘택영역의 평탄화 산화막(7)과 층간 산화막(6)을 식각하는 상기 제2산화막(10)과 제1산화막(9)을 식각하여 드레인 전극(5)이 노출된 미세 콘택홀(50)을 형성하고, 상기 드레인 전극(5)에 접속되는 도전층 패턴(12)을 형성한 단면도이다.

상기한 공정방법과 같은 방법으로 소오스 전극(5')이 노출되는 콘택홀을 형성하고, 소오스 전극(5')에 콘택되는 도전층 패턴(12)을 형성하면 된다.

상기한 본 발명에 의하면, 포토공정에서 주로 사용하고 있는 I라인 스테퍼의 분해능 한계 이하로 콘택크기를 형성할 수 있으므로 고집적소자의 콘택 형성이 용이한 효과가 있다.

Claims (5)

1. 반도체소자의 미세 콘택 형성방법에 있어서, 실리콘기판에 형성하고, 게이트 산화막, 게이트 전극, 소오스 전극, 드레인 전극으로 이루어지는 모스펫(MOSFET)을 형성하는 단계와, 전체구조 상부에 층간산화막과 평탄화용 산화막, 제1다결정실리콘층, 제1산화막을 순차적으로 형성하고, 그 상부에 콘택마스크를 사용하여 콘택영역에 네가티브 감광막패턴을 형성하는 단계와, 상기 제1산화막의 표면에서 제2산화막을 과잉 성장시켜 상기 감광막패턴의 일정상부까지 오버랩되도록 성장시키는 단계와, 상기 제2산화막을 마스크로 하여 상기 감광막패턴을 제거하고, 전면 건식식각으로 콘택영역의 제1산화막과 다결정실리콘층을 식각하는 단계와, 상기 다결정실리콘층을 마스크로 이용하여 콘택영역의 평탄화 산화막과 층간 산화막을 식각하는 동시에 상기 제2산화막과 제1산화막을 식각하여 드레인 전극이 노출된 미세 콘택홀을 형성하는 단계와, 상기 콘택홀에 도전층 패턴을 형성하는 단계로 이루어지는 반도체소자의 미세 콘택 형성방법.
2. 제1항에 있어서, 상기의 미세 콘택홀 형성방법을 디램이나 에스램에 적용하는 것을 특징으로 하는 반도체소자의 미세 콘택 형성방법.
3. 제1항에 있어서, 상기 콘택홀에 형성되는 도전층 패턴은 비트라인 또는 저장전극으로 적용되는 것을 특징으로 하는 반도체소자의 미세 콘택 형성방법.
4. 제1항에 있어서, 상기 모스펫을 드레인 전극을 중심으로 대칭구조로 형성하고 게이트 전극 간의 간격이 최소 선폭 크기인 것을 특징으로 하는 반도체소자의 미세 콘택 형성방법.
5. 제1항에 있어서, 상기 제2산화막은 액상증착법(LPE)에 의해 성장시키는 것을 특징으로 하는 반도체소자의 미세 콘택 형성방법.