KR950034519A - 반도체소자의 미세 콘택 형성 방법 - Google Patents
반도체소자의 미세 콘택 형성 방법 Download PDFInfo
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Abstract
본 발명은 고집적 반도체소자의 미세 콘택 형성방법에 관한 것으로, 포토공정이하의 콘택 크기를 형성하는 방법으로, 디램(DRAM) 및 에스램(SRAM)등에 적용할 수 있도록 네가티브 감광막 패턴과 산화막 성장비율차이를 이용하여 주로 사용하고 있는 Ⅰ라인 스테퍼의 분해능 한계이하로 콘택 크기를 형성할 수 있으므로 고집적소자의 콘택 형성이 용이한 효과가 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 내지 제4도는 본 발명에 의해 반도체소자의 미세 콘택 제조단계를 도시한 단면도이다.
Claims (5)
- 반도체소자의 미세 콘택 형성방법에 있어서, 실리콘 기판에 형성하고, 게이트 산화막, 게이트전극, 소오스전극, 드레인 전극으로 이루어지는 모스펫(MOSFET)을 형성하는 단계와, 전체구조상부에 충간산화막과 평탄화용 산화막, 제1다결정실리콘층, 제1산화막을 순차적으로 형성하고, 그 상부에 콘택마스크를 사용하여 콘택영역에 네가티브 감광막패턴을 형성하는 단계와, 상기 제1산화막의 표면에서 제2산화막을 과잉 성장시켜 상기 감광막패턴의 일정상부까지 오버랩되도록 성장시키는 단계와, 상기 제2산화막을 마스크로 하여, 상기 감광막패턴을 제거하고, 전면 건식식각으로 콘택영역의 제1산화막과 다결정실리콘층을 식각하는 단계와, 상기 다결정 실리콘층을 마스크로 이용하여 콘택영역의 평탄화 산화막과 층간 산화막을 식각하는 동시에 상기 제2산화막과 제1산화막을 식각하여 드레인 전극이 노출된 미세 콘택홀을 형성하는 단계와, 상기 콘택홀에 도전층 패턴을 형성하는 단계로 이루어지는 반도체소자의 미세 콘택 형성방법.
- 제1항에 있어서, 상기의 미세 콘택홀 형성방법을 디램이나 에스램에 적용하는 것을 특징으로 하는 반도체소자의 미세 콘택 형성방법.
- 제1항에 있어서, 상기 콘택홀에 형성하는 도전층 패턴은 비트라인 또는 저장전극으로 적용되는 것을 특징으로 하는 반도체소자의 미세 콘택 형성방법.
- 제1항에 있어서, 상기 모스펫을 드레인 전극을 중심으로 대칭구조로 형성하고 게이트 전극간의 간격이 최소 선폭 크기인 것을 특징으로 하는 반도체소자의 미세 콘택 형성방법.
- 제1항에 있어서, 상기 제2산화막은 액상증착법(LPE)에 의해 성장시키는 것을 특징으로 하는 반도체소자의 미세 콘택 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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KR1019940010126A KR0130177B1 (ko) | 1994-05-09 | 1994-05-09 | 반도체소자의 미세 콘택 형성방법 |
Applications Claiming Priority (1)
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KR1019940010126A KR0130177B1 (ko) | 1994-05-09 | 1994-05-09 | 반도체소자의 미세 콘택 형성방법 |
Publications (2)
Publication Number | Publication Date |
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KR950034519A true KR950034519A (ko) | 1995-12-28 |
KR0130177B1 KR0130177B1 (ko) | 1998-04-06 |
Family
ID=19382741
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1019940010126A KR0130177B1 (ko) | 1994-05-09 | 1994-05-09 | 반도체소자의 미세 콘택 형성방법 |
Country Status (1)
Country | Link |
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KR (1) | KR0130177B1 (ko) |
-
1994
- 1994-05-09 KR KR1019940010126A patent/KR0130177B1/ko not_active IP Right Cessation
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Publication number | Publication date |
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KR0130177B1 (ko) | 1998-04-06 |
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