KR930015077A - 반도체장치의 제조방법 - Google Patents

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Abstract

내용 없음

Description

반도체장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래 박막트랜지스터의 간략한 레이아웃도를 나타낸 도면이고,
제2도는 상기 제1도의 A-A'선을 잘라 본 단면도이고,
제3도 내지 제7도는 본 발명에 의한 박막트랜지스터의 제조방법의 제1실시예를 나타낸 공정선서도이고,
제8도는 양극 산화 도중의 시간에 대한 전압 및 전류 변화를 나타내고,
제9도는 양극 산화 전압에 따른 온-전류 변화를 나타내고,
제10도는 양극 산화 시간에 따른 오프-전류 변화를 나타내고,
제11도는 상기 제3도 내지 제7도의 제1실시예를 통하여 만들어진 박막트랜지스터를 LCD에 적용할 경우 한 화소에 대한 간략한 레이아웃도이고,
제12도 및 제13도는 본 발명에 의한 박막트랜지스터의 제조방법의 제2실시예를 나타낸 공정순서도이고,
제14도는 상기 제12도 및 제13도의 제2실시예를 통하여 만들어진 박막트랜지스터를 LCD에 적용할 경우 한 화소에 대한 간략한 레이아웃도이고,
제15도 내지 제18도는 본 발명에 의한 박막트랜지스터의 제조방법의 제3실시예를 나타낸 공정순서도이고,
제19도는 상기 제15도 내지 제18도의 제3실시예를 통하여 만들어진 박막트랜지스터를 LCD에 적용할 경우 한 화소에 대한 간략한 레이아웃도이다.

Claims (19)

  1. 절연기판상에 제1전도형의 제1반도체층을 형성하는 단계 ; 상기 제1반도체층상에 고농도로 도핑된 제1전도형의 제2반도체층을 형성하는 단계 ; 상기 제2반도체층의 소정부분이 노출되도록 상기 제2반도체층상에 산화저지패턴을 형성하는 단계 ; 그리고, 상기 산화저지패턴 형성후 양극산화를 실시하여 상기 제2반도체층의 노출된 부분을 산화하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 제1반도체층은 수소화된 비정질실리콘 및 다결정실리콘으로 구성된 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제2항에 있어서, 상기 제2반도체층은 상기 제1반도체층에 실란과 PH3를 소오스로 사용하여 P의 불순물이 고농도로 도핑된 다결정 실리콘 또는 미결정실리콘(microcrystaliine silicon)을 증착하여 수득하는 것을 특징으로 하는 반도체장치 제조방법.
  4. 제1항에 있어서, 상기 산화저지패턴은 포토레지스트, 질화물 및 산화물로 구성된 군에서 선택된 어느 하나로 구성됨을 특징으로하는 반도체장치의 제조방법.
  5. 제1항에 있어서, 상기 양극 산화단계는 140V이하의 양극 산화전압에서 1 내지 4시간 동안 수행함을 특징으로 하는 반도체장치의 제조방법.
  6. 제1항에 있어서, 상기 양극 산화단계는 100V이하의 양극 산화 전압에서 약 1시간 동안 수행함을 특징으로 하는 반도체장치의 제조방법.
  7. 유리기판상에 게이트전극을 형성하는 단계 ; 상기 게이트전극이 덮히도록 게이트절연막을 형성하는 단계 ; 상기 게이트절연막위에 반도체층 형성을 위한 제1물질층, 및 상기 제1물질층에 불순물들 고농도로 도핑시킨 제2물질층을 차례로 형성하는 단계 ; 상기 제2 및 제1물질층을 동시에 패터닝하는 단계 ; 상기 패터닝된 제2 및 제1물질층을 중심으로 대칭되도록, 상기 제2물질층위에 소오스전극 및 드레인전극을 형성하는 단계 ; 상기 대칭되게 형성된 소오스전극과 드레인전극 사이의 상기 제2물질층의 일부를 노출시키도록 산화저지패턴을 형성하는 단계 ; 그리고, 상기 산화저지패턴 형성후 양극산화를 실시하여 상기 제2물질층의 노출된 부분을 산화하는 단계를 구비하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  8. 제7항에 있어서, 상기 제1물질층은 수소화된 비정질실리콘 및 다결정실리콘으로 구성된 군에서 선택된 어느 하나인 것을 특징으로 하는 박막트랜지스터 제조방법.
  9. 제7항에 있어서, 산화저지패턴은 상기 소오스전극 및 드레인전극의 일부분을 노출하도록 형성함을 특징으로 하는 박막트랜지스터 제조방법.
  10. 제7항에 있어서, 상기 산화저지패턴은 LCD의 화소 전극의 패턴과 일치하도록 형성됨을 특징으로 하는 박막트랜지스터의 제조방법.
  11. 제7항에 있어서, 상기 소오스전극 및 드레인전극은 양극산화가 가능한 금속으로 형성되는 것을 특징으로 박막트랜지스터 제조방법.
  12. 제11항에 있어서, 상기 양극산화가 가능한 금속은 Al, Ta, Ti, Mo, W 및 Nb로 이루어진 군에서 선택된 어느 하나임을 특징으로 하는 박막트랜지스터의 제조방법.
  13. 제7항에 있어서, 상기 양극산화는, 상기 소오스전극과 드레인전극 사이에 노출된 제2물질층과 함께, 이 제2물질층의 하면에 위치하는 제1물질층의 상부의 일부분도 양극산화단계중 산화됨을 특징으로 하는 박막트랜지스터의 제조방법.
  14. 유리기판상에 게이트전극을 형성하는 단계 ; 상기 게이터전극이 덮히도록 게이트절연막을 형성하는 단계 ; 상기 게이트절연막위에 반도체층 형성을 위한 제1물질층, 및 상기 제1물질층에 불순물을 고농도로 도핑시킨 제2물질층을 차례로 형성하는 단계 ; 상기 게이트전극 상부의 제2물질층의 일부가 노출되도록, 상기 제2물질층위에 산화저지패턴을 형성하는 단계 ; 상기 산화저지패턴 형성후 양극산화를 실시하여 상기 제2물질층의 상기 노출된 부분을 산화하여 양극 산화막을 수득하는 단계 ; 상기 산화저지패턴을 제거하는 단계 ; 상기 게이트전극 상부에 형성된 양극산화막이 덮히도록 마스크패턴을 형성하고, 이 마스크패턴을 적용하여 상기 제2 및 제1물질층을 동시에 패터닝하는 단계 ; 그리고, 상기 마스크패턴을 제거한 후, 상기 게이트전극 상부에 형성된 양극산화막을 중심으로 대칭되고, 상기 패터닝된 제2 및 제1물질층을 덮도록 소오스전극 및 드레인전극을 형성하는 단계를 구비하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  15. 제14항에 있어서, 상기 제1물질층은 수소화된 비정질실리콘 및 다결정실리콘으로 구성된 군에서 선택된 어느하나인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  16. 제14항에 있어서, 상기 산화저지패턴은 상기 소오스전극 및 드레인전극을 형성하기 위한 마스크패턴과 동일한 것을 특징으로 하는 박막트랜지스터의 제조방법.
  17. 제14항에 있어서, 상기 소오스전극 및 드레인전극은 양극산화가 가능한 금속으로 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  18. 제17항에 있어서, 상기 양극산화가 가능한 금속은 Al, Ta, Ti, Mo, W 및 Nb로 이루어진 군에서 선택된 어느 하나임을 특징으로 하는 박막트랜지스터의 제조방법.
  19. 반도체 웨이퍼 또는 절연기판상에 고농도로 도핑된 반도체층을 형성하는 단계 ; 상기 반도체층의 소정부분이 선택적으로 노출되도록 상기 반도체층상에 산화저지패턴을 형성하는 단계 ; 그리고, 상기 산화저지패턴 형성후 양극산화를 실시하여 상기 반도체층의 노출된 부분을 산화하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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