KR100654569B1 - 박막 트랜지스터 어레이 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 어레이 기판에 관한 것으로, 특히 보호막 없이 박막 트랜지스터를 보호함과 아울러 패드 전식을 방지할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.
본 발명에 따른 박막 트랜지스터 어레이 기판은 보호막 없이 박막 트랜지스터를 보호함과 아울러 제조 비용을 줄일 수 있고, 데이터 패드를 게이트 금속패턴과 데이터 금속패턴의 점핑(jumping)구조로 형성함으로써 데이터 패드의 오픈에 따른 전식을 방지할 수 있다.
또한, 본 발명은 박막 트랜지스터 어레이 기판에서 이븐/오드 데이터 라인을 분리시켜 정전기 방지 구조를 형성함으로써 공정 수를 줄이는 장점이 있다.
어레이 기판, 점핑, 패드, 데이터 패드, 채널 보호막

Description

박막 트랜지스터 어레이 기판 및 그 제조 방법{TFT array substrate and the fabrication method thereof}
도 1은 종래의 4 마스크 공정을 이용한 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 2는 도 1에서 Ⅰ-Ⅰ'를 따라 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도.
도 3a 내지 도 3d는 종래 액정 표시 패널의 박막 트랜지스터 어레이 기판의 제조 방법을 보여주는 순서도.
도 4는 본 발명에 따른 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 5는 도 4에서 Ⅱ-Ⅱ'로 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도.
도 6a 및 도 6b는 본 발명에 따른 박막 트랜지스터 어레이 기판에서 제 1 마스크 공정으로 제 1 도전패턴군의 제조 방법을 나타내는 평면도 및 단면도.
도 7a 및 도 7b는 본 발명에 따른 박막 트랜지스터 어레이 기판에서 제 2 마스크 공정으로 반도체 패턴과 제 2 도전 패턴군 및 채널 보호막의 제조 방법을 나타내는 평면도 및 단면도.
도 8a 내지 도 8f는 본 발명에 따른 제 2 도전 패턴군을 형성하는 제조 방법 을 보여주는 공정 순서도.
도 9a 및 도 9b는 본 발명에 따른 박막 트랜지스터 어레이 기판에서 제 3 마스크 공정을 보여주는 평면도 및 단면도.
도 10a 및 도 10e는 본 발명에 따른 제 3도전 패턴군을 형성하는 제조 방법을 보여주는 공정 순서도.
도 11은 본 발명에 따른 박막 트랜지스터 어레이 기판의 외곽 패드부의 일부를 보여주는 평면도.
<도면의 주요부분에 대한 부호 설명>
102 : 게이트 라인 104 : 데이터 라인
105 : 화소 영역 106 : 게이트 전극
108 : 소스 전극 110 : 드레인 전극
112 : 게이트 절연막 114 : 활성층
116 : 오믹 접촉층 117 : 투명 도전막
118 : 투명 도전 패턴 119 : 데이터 금속 패턴
120 : 채널 보호막 154, 171, 172 : 콘택홀
122 : 화소 전극 130 : 박막 트랜지스터
140 : 캐패시터 147 : 제 1 반도체층
149 : 제 2 반도체층 150 : 게이트 패드
151 : 데이터 금속층 152 : 게이트 패드 하부 전극
156 : 게이트 패드 상부 전극 160 : 데이터 패드
162 : 데이터 패드 하부 전극 166 : 데이터 패드 상부 전극
168 : 점핑 전극 173 : 마스크 기판
178 : 포토 레지스트 패턴
본 발명은 박막 트랜지스터 어레이 기판에 관한 것으로, 특히 보호막 없이 박막 트랜지스터를 보호함과 아울러 패드 전식을 방지할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다.
이러한 액정 표시 장치는 상, 하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 전계에 의해 액정을 구동하게 된다.
액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 어레이 기판(하부 어레이 기판) 및 컬러 필터 어레이 기판(상부 어레이 기판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 기판은 다수의 신호 배선들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
상기 컬러 필터 어레이 기판은 컬러 구현을 위한 컬러 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
이러한 액정 표시 장치에서 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다.
이를 해결하기 위하여, 박막 트랜지스터 어레이 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다.
이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토 리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다.
이에 따라, 최근에는 박막 트랜지스터 어레이 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다.
도 1은 종래의 4 마스크 공정을 이용한 박막 트랜지스터 어레이 기판을 나타내는 평면도이고, 도 2는 도 1에서 Ⅰ-Ⅰ'를 따라 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 종래 액정 표시 패널의 박막 트랜지스터 어레이 기판은 하부 기판(1) 위에 게이트 절연막(12)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(30)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(22)과, 게이트 라인(2)과 스토리지 전극(28)의 중첩부에 형성된 스토리지 캐패시터(40)와, 게이트 라인(2)과 접속된 게이트 패드(50)와, 데이터 라인(4)과 접속된 데이터 패드(60)를 구비한다.
게이트 신호를 공급하는 게이트 라인(2)과 데이터 신호를 공급하는 데이터 라인(4)은 교차 구조로 형성되어 화소 영역(5)을 정의한다.
상기 박막 트랜지스터(30)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(22)에 충전되어 유지되게 한다.
이를 위하여, 상기 박막 트랜지스터(30)는 게이트 라인(2)에 접속된 게이트 전극(6)과, 데이터 라인(4)에 접속된 소스 전극(8)과, 화소 전극(22)에 접속된 드레인 전극(10)을 구비한다.
또한, 상기 박막 트랜지스터(30)는 게이트 전극(6)과 게이트 절연막(12)을 사이에 두고 중첩되면서 소스 전극(8)과 드레인 전극(10) 사이에 채널을 형성하는 활성층(14)을 더 구비한다.
그리고, 상기 활성층(14)은 데이터 라인(4), 데이터 패드 하부 전극(62) 및 스토리지 전극(28)과도 중첩되게 형성한다.
이러한 활성층(14) 위에는 데이터 라인(4), 소스 전극(8), 드레인 전극(10), 데이터 패드 하부전극(62) 및 스토리지 전극(28)과 오믹 접촉을 위한 오믹 접촉층(16)이 더 형성된다.
상기 화소 전극(22)은 보호막(18)을 관통하는 제 1 콘택홀(20)을 통해 박막 트랜지스터(30)의 드레인 전극(10)과 접속되어 화소 영역(5)에 형성된다.
이에 따라, 상기 박막 트랜지스터(30)를 통해 화소 신호가 공급된 화소 전극(22)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다.
이러한 전계에 의해 하부 어레이 기판과 상부 어레이 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다.
그리고, 액정 분자들의 회전 정도에 따라 화소 영역(5)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
상기 스토리지 캐패시터(40)는 게이트 라인(2)과, 그 게이트 라인(2)과 게이트 절연막(12), 활성층(14) 및 오믹 접촉층(16)을 사이에 두고 중첩되는 스토리지 전극(28)으로 구성된다.
여기서, 상기 스토리지 전극(28)은 보호막(18)에 형성된 제 2 콘택홀(42)을 통해 화소 전극(22)과 접속된다.
이러한 스토리지 캐패시터(40)는 화소 전극(22)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
게이트 패드(50)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 라인(2)에 게이트 신호를 공급한다.
이러한 게이트 패드(50)는 게이트 라인(2)으로부터 연장되는 게이트 패드 하부 전극(52)과, 게이트 절연막(12) 및 보호막(18)을 관통하는 제 3 콘택홀(56)을 통해 게이트 패드 하부 전극(52)과 접속된 게이트 패드 상부 전극(54)으로 구성된다.
데이터 패드(60)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 라인(4)에 데이터 신호를 공급한다.
이러한 데이터 패드(60)는 데이터 라인(4)으로부터 연장되는 데이터 패드 하부 전극(62)과, 보호막(18)을 관통하는 제 4 콘택홀(66)을 통해 데이터 패드 하부 전극(62)과 접속된 데이터 패드 상부 전극(64)으로 구성된다.
이러한 구성을 가지는 액정 표시 패널의 박막 트랜지스터 어레이 기판의 제조 방법을 4 마스크 공정을 이용하여 상세히 하면 도 3a 내지 도 3d에 도시된 바와 같다.
도 3a를 참조하면, 제 1 마스크 공정을 이용하여 하부 기판(1) 상에 게이트 라인(2), 게이트 전극(6) 및 게이트 패드 하부 전극(52)을 포함하는 제 1 도전 패턴군이 형성된다.
이를 상세히 설명하면, 하부 기판(1) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다.
이어서, 제 1 마스크를 이용한 포토 리소그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(2), 게이트 전극(6) 및 게이트 패드 하부 전극(52)을 포함하는 제 1 도전 패턴군이 형성된다.
도 3b를 참조하면, 게이트 패턴이 형성된 하부 기판(1) 상에 게이트 절연막(12)이 도포된다.
그리고, 제 2 마스크 공정을 이용하여 게이트 절연막(12) 위에 활성층(14) 및 오믹 접촉층(16)을 포함하는 반도체 패턴과; 데이터 라인(4), 소스 전극(8), 드레인 전극(10), 데이터 패드 하부 전극(62), 스토리지 전극(28)을 포함하는 제 2 도전 패턴군이 형성된다.
도 3c를 참조하면, 제 2 도전 패턴군이 형성된 게이트 절연막(12) 상에 제 3 마스크 공정을 이용하여 제 1 내지 제 4 콘택홀들(20, 42, 56, 66)을 포함하는 보호막(18)이 형성된다.
상세히 하면, 데이터 패턴이 형성된 게이트 절연막(12) 상에 PECVD 등의 증착 방법으로 보호막(18)이 전면 형성된다.
이어서, 상기 보호막(18)이 제 3 마스크를 이용한 포토 리소그래피 공정과 식각 공정으로 패터닝됨으로써 제 1 내지 제 4 콘택홀들(20, 42, 56, 66)이 형성된다.
상기 제 1 콘택홀(20)은 보호막(18)을 관통하여 드레인 전극(10)을 노출시키고, 제 2 콘택홀(42)은 보호막(18)을 관통하여 스토리지 전극(28)을 노출시킨다.
그리고, 상기 제 3 콘택홀(56)은 보호막(18) 및 게이트 절연막(12)을 관통하여 게이트 패드 하부 전극(52)을 노출시키고, 제 4 콘택홀(66)은 보호막(18)을 관통하여 데이터 패드 하부 전극(62)을 노출시킨다.
도 3d를 참조하면, 제 4 마스크 공정을 이용하여 보호막(18) 상에 화소 전극(22), 게이트 패드 상부 전극(54), 데이터 패드 상부 전극(64)을 포함하는 제 3 도전 패턴군이 형성된다.
종래 박막 트랜지스터 어레이 기판은 박막 트랜지스터(30)를 보호하기 위해 보호막(18)이 형성된다.
이 보호막(18)은 PECVD 장치를 이용하여 무기 절연 물질을 증착하거나 스핀 코팅 장치 또는 스핀리스 코팅장치를 이용하여 유기 절연물질을 코팅함으로써 형성된다.
이와 같이, 상기 보호막(18)을 형성하기 위해서는 PECVD 장치, 스핀 코팅 장치, 또는 스핀리스 코팅 장치가 필요로 하므로 제조 비용이 상승되는 문제점이 있 다.
또한, 종래 박막 트랜지스터 어레이 기판에서 데이터라인(4)을 단일막으로 형성하기 때문에 오픈(open)되는 경우가 종종 발생된다.
이 경우, 상기 데이터 라인(4)을 리페어하기 위한 별도의 공정이 필요로 하는 문제점이 있다.
또한, 종래 박막 트랜지스터 어레이 기판에서 보호막(18)을 유기 절연 물질로 형성하는 경우, 상대적으로 두께가 두꺼운 보호막(18)으로 인해 그 위에 형성되는 화소 전극(22)이 단선된다.
특히, 드레인 전극(10)과 화소 전극(22)을 접촉시키기 위한 콘택홀(20)에 의해 노출된 보호막(18)의 측면에서 화소 전극(22)이 단선된다.
이에 따라, 드레인 전극(10)을 통해 화소 전극(22)에 화소 신호가 공급되지 못해 점결함(point defect)이 발생되는 문제점이 있다.
뿐만 아니라, 종래 박막 트랜지스터 어레이 기판에서 스토리지 캐패시터(40)는 게이트 절연막(12), 활성층(14) 및 오믹 접촉층(16)을 사이에 두고 중첩되는 게이트 라인(2)과 스토리지 전극(28)으로 이루어진다.
이 경우, 상기 게이트 라인(2)과 스토리지 전극(28)을 절연시키기 위한 상대적으로 두꺼운 게이트 절연막(12), 활성층(14) 및 오믹 접촉층(16)에 의해 스토리지 캐패시터(40)의 용량값이 저하되는 문제점이 있다.
또한, 상대적으로 낮은 스토리지 캐패시터 (40)의 용량값으로 인해 얼룩과 같은 화질 저하가 발생된다.
또한, 상기 데이터 패드 형성시에 상기 데이터 패드는 보호막 형성시 오픈되기 때문에 이후 공정 진행 중에 상기 데이터 패드의 전식과 같은 불량이 발생되는 문제점이 있다.
본 발명은 보호막 없이 박막 트랜지스터를 보호함과 아울러 마스크 수를 저감하고 제조 비용을 줄일 수 있는 박막 트랜지스터 어레이 가판 및 그 제조 방법을 제공하는 데 그 목적이 있다.
또한, 본 발명은 데이터 패드를 게이트 금속패턴과 데이터 금속패턴의 점핑(jumping)구조로 형성함으로써 데이터 패드의 오픈에 따른 전식을 방지할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조 방법을 제공하는 데 그 목적이 있다.
또한, 본 발명은 박막 트랜지스터 어레이 기판에서 이븐/오드 데이터 라인을 분리시켜 정전기 방지 구조를 형성함으로써 공정 수를 줄이는 효과가 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 박막 트랜지스터 어레이 기판은, 기판 상에 형성된 게이트 라인 및 이와 접속된 게이트 전극과 상기 게이트 라인의 일단에 형성된 게이트 패드 하부 전극과; 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인과 이와 접속된 소스 전극 및 상기 소스 전극과 이격된 드레인 전극과, 상기 게이트 라인 상에 형성된 캐패시터 전극과; 상기 소스 및 드레인 전극 사이에서 채널을 노출하며, 상기 노출된 채널 표면층이 질화 또는 산화되어 채널 보호막이 형성된 제 1 반도체층과, 상기 소스 및 드레인 전극과 상기 제 1 반도체층 사이에 형성된 제 2 반도체층과; 상기 드레인 전극 상에서 직접 접촉되고 상기 화소 영역의 기판 상에 직접 형성되며 상기 캐패시터 전극 상으로 연장된 화소 전극;을 구비하는 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위하여 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법은, 기판 상에 게이트 전극, 상기 게이트 전극과 연결된 게이트 라인, 상기 게이트 라인의 일단에 형성된 게이트 패드 하부 전극, 데이터 패드 하부 전극을 형성하는 단계와; 상기 게이트 전극 상에 게이트 절연막, 제 1, 2 반도체층, 데이터 금속층을 형성하는 단계와; 상기 게이트 절연막, 제 1, 2 반도체층, 데이터 금속층을 패터닝하여 상기 게이트 라인 및 데이터 라인, 박막 트랜지스터 영역, 게이트 패드 및 데이터 패드 위치에 패턴을 형성하는 단계와; 상기 기판 상에 투명 도전막을 형성하고 패터닝하여 상기 데이터 라인, 상기 박막 트랜지스터 영역에서 소스 및 드레인 전극, 상기 게이트 패드 및 데이터 패드상에 형성된 투명 도전 패턴과, 상기 드레인 전극 상의 투명 도전 패턴에서 연장된 화소 전극을 형성하는 단계와; 상기 투명 도전 패턴을 마스크로 하여 상기 제 2 반도체층, 데이터 금속층을 식각하여 상기 소스 전극과 드레인 전극 사이에 제 1 반도체층을 노출시키고, 상기 게이트 라인 상의 제 1 반도체층을 노출시키는 단계와; 상기 채널과 대응하는 상기 제 1 반도체층과 상기 게이트 라인 상의 제 1 반도체층의 표면층은 상기 제 1 반도체층을 이루는 실리콘과 산소(Ox) 플라즈마 또는 질소(Nx) 플라즈마 중 어느 하나가 결합하여 채널 보호막을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 한다.
여기서, 상기 게이트 절연막, 제 1, 2 반도체층, 데이터 금속층을 패터닝하여 상기 게이트 라인 및 데이터 라인, 박막 트랜지스터 영역, 게이트 패드 및 데이터 패드 위치에 패턴을 형성하고, 상기 게이트 라인에 상기 게이트 절연막을 노출시키는 절단부를 형성하는 단계에 있어서, 상기 데이터 금속층 상에 부분 노광 마스크를 이용하여 단차진 포토 레지스트 패턴을 형성하는 단계와; 상기 포토 레지스 트 패턴을 이용하여 상기 데이터 금속층을 패터닝하여 상기 게이트 라인 및 데이터 라인, 박막 트랜지스터 영역, 게이트 패드 및 데이터 패드 위치에 금속 패턴을 형성하는 단계와; 상기 포토 레지스트 패턴을 애싱(ashing)하는 단계와; 상기 애싱된 포토 레지스트 패턴을 마스크로 이용하여 노출된 제 1, 2 반도체층, 게이트 절연막을 제거하여 상기 게이트 라인 및 데이터 라인, 박막 트랜지스터 영역, 게이트 패드 및 데이터 패드 위치에 반도체 패턴을 형성하고, 상기 게이트 라인 상에 게이트 절연막을 노출시키는 절단부를 형성하는 단계와; 상기 포토 레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 데이터 패드에 신호를 인가하기 위한 이븐/오드(even/odd) 데이터 라인들과; 상기 이븐/오드 데이터 라인들 중 어느 한 데이터 라인들에 연결되어 일정 간격 이격되어 배열된 정전기 방지 라인 패턴을 더 구비하는 것을 특징으로 한다.
상기 이븐/오드 데이터 라인들은 데이터 이븐/오드 쇼팅바와 연결된 것을 특징으로 한다.
상기 데이터 이븐/오드 쇼팅바는 커팅되어 제거되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조로 하여 본 발명의 구체적인 실시예에 대해서 설명한다.
도 4는 본 발명에 따른 박막 트랜지스터 어레이 기판을 나타내는 평면도이고, 도 5는 도 4에서 Ⅱ-Ⅱ'로 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.
도 4 및 도 5를 참조하면, 본 발명에 따른 박막 트랜지스터 어레이 기판은 하부 기판(101) 위에 게이트 절연막(112)과, 그 교차부마다 형성된 박막 트랜지스터(130)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(122)과, 박막 트랜지스터(130)를 보호하기 위한 채널 보호막(120)을 구비한다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 기판은 게이트 라인(102)과 화소 전극(122)의 중첩부에 형성된 스토리지 캐패시터(140)와, 게이트 라인(102)과 접속된 게이트 패드(150)와, 데이터 라인(104)과 점핑(jumpping) 구조로 접속된 데이터 패드(160)를 추가로 구비한다.
그리고, 게이트 신호를 공급하는 게이트 라인(102)과 데이터 신호를 공급하는 데이터 라인(104)은 교차 구조로 형성되어 화소 영역(105)을 정의한다.
상기 박막 트랜지스터(130)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(122)에 충전되어 유지되게 된다.
이를 위하여, 상기 박막 트랜지스터(130)는 게이트 라인(102)에 접속된 게이트 전극(106)과, 데이터 라인(104)에 접속된 소스 전극(108)과, 화소 전극(122)에 접속된 드레인 전극(110)을 구비한다.
또한, 상기 박막 트랜지스터(130)는 게이트 전극(106)과 게이트 절연막(112)을 사이에 두고 중첩되면서 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 활성층(114)을 더 구비한다.
이때, 상기 게이트 라인(102) 상에는 게이트 절연막(112)이 형성되고, 상기 게이트 절연막(112) 상에 상기 활성층(114)에서 연장되어 제 1 반도체층(147) 패턴이 형성되어 있으며, 이때, 상기 스토리지 캐패시터 주변에는 게이트 절연막을 노 출시키는 슬릿(103)이 형성되어 상기 제 1 반도체층(147)이 형성되지 않는다.
그리고, 상기 활성층(114)은 데이터 라인(104) 및 데이터 패드 하부 전극(162)과도 중첩되게 형성된다.
이러한 활성층(114) 위에는 데이터 라인(104), 소스 전극(108), 드레인 전극(110) 및 데이터 패드 하부 전극(162)과 오믹 접촉을 위한 오믹 접촉층(116)이 더 형성된다.
여기서, 상기 제 1 반도체층(147)은 상기 활성층(114)을 형성하며, 상기 오믹 접촉층(116)은 제 2 반도체층(149)으로 형성한다.
상기 채널 보호막(120)은 소스 전극(108) 및 드레인 전극(110)사이에 채널을 형성하는 활성층(114) 상에 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx)으로 형성된다.
이 채널 보호막(120)은 소스 전극(108), 드레인 전극(110) 및 화소 전극(122) 각각을 형성시 이용되는 포토 레지스트 패턴의 제거를 위한 스트립 공정과, 모든 공정의 전 또는/및 후에 진행되는 세정 공정에 의해 채널을 형성하는 활성층(114)의 손상을 방지하게 된다.
상기 화소 전극(122)은 보호막(118)을 관통하는 드레인 콘택홀(120)을 통해 박막 트랜지스터(130)의 드레인 전극(110)과 접속되어 화소 영역(105)에 형성된다.
상기 화소 전극(122)과 동일한 물질로 소스 전극(108), 드레인 전극(110) 및 데이터 라인(104) 상에 투명 도전 패턴(118)이 형성된다.
그리고, 상기 투명 도전 패턴(118)은 상기 점핑 구조에서 상기 데이터 라인 (104)과 데이터 패드(162)를 연결하는 점핑 전극(168)을 형성한다.
상기 데이터 라인(104) 상에 형성되는 투명 도전 패턴(118)은 데이터 라인(104)의 단선시 데이터 신호를 각 박막 트랜지스터(130)의 소스 전극(108)에 공급하는 리페어(repair) 역할을 한다.
상기 소스 및 드레인 전극(108, 110) 상에 형성되는 투명 도전 패턴(118)은 몰리브덴(Mo) 등의 부식에 약한 금속으로 형성되는 소스 및 드레인 전극(108, 110)의 부식을 방지하는 역할을 한다.
이러한 투명 도전 패턴(118)은 인접한 투명 도전 패턴(118) 또는 인접한 화소 전극(122)과 쇼트를 방지할 수 있을 정도로 이격되어 형성된다.
상기 소스 전극(108) 상에 형성된 투명 도전 패턴(118)과 상기 드레인 전극(110) 상에 형성되는 투명 도전 패턴(118)은 예를 들어, 약 4~5 ㎛ 정도 이격되고, 상기 데이터 라인(104) 상에 형성된 투명 도전 패턴(118)과 화소 전극(122)도 예를 들어, 약 4~5 ㎛ 정도 이격된다.
이에 따라, 상기 박막 트랜지스터(130)를 통해 화소 신호가 공급된 화소 전극(122)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다.
이러한 전계에 의해 하부 어레이 기판과 상부 어레이 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다.
그리고, 액정 분자들의 회전 정도에 따라 화소 영역(105)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
상기 스토리지 캐패시터(140)는 게이트 라인(102)과, 그 게이트 라인(102)과 게이트 절연막(112)을 사이에 두고 제 1 반도체층(147) 패턴, 제 2 반도체층(149) 패턴, 데이터 금속 패턴과 중첩되는 화소 전극(122)으로 구성된다.
이러한 스토리지 캐패시터(140)는 화소 전극(122)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
그리고, 상기 게이트 패드(150)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 라인(102)에 게이트 신호를 공급한다.
이러한 게이트 패드(150)는 게이트 라인(102)으로부터 연장되는 게이트 패드 하부 전극(152)과, 게이트 절연막(112)과 제 1 반도체층(147) 패턴, 제 2 반도체층(149) 패턴, 데이터 금속 패턴(119)을 관통하는 콘택홀(154)을 통해 게이트 패드 하부전극(152)과 접속된 게이트 패드 상부 전극(156)으로 구성된다.
또한, 상기 데이터 패드(160)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 라인(104)에 데이터 신호를 공급한다.
이러한 데이터 패드(160)는 기판 상에 게이트 패턴으로 형성되는 데이터 패드 하부 전극(162)과, 그 데이터 패드 하부 전극(162)과 게이트 절연막(112)과 제 1 반도체층(147) 패턴, 제 2 반도체층(149) 패턴, 데이터 금속 패턴(119)을 사이에 두고 접속되는 데이터 패드 상부 전극(166)으로 구성된다.
그리고, 상기 게이트 패턴으로 이루어지는 데이터 패드(160)는 게이트 절연막(112)을 사이에 두고 상기 데이터 라인(104)과 점핑 구조로 접속된다.
이때, 상기 점핑 구조는 게이트 패턴으로 형성되는 데이터 패드 하부 전극 (162)과, 그 데이터 패드 하부 전극(162)과 상기 데이터 라인(104)을 연결시키는 투명한 도전막인 점핑 전극(168)으로 이루어진다.
도 6a 및 도 6b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제 1 도전패턴군의 제조 방법을 나타내는 평면도 및 단면도이다.
도 6a 및 도 6b를 참조하면, 제 1 마스크 공정을 이용하여 하부 기판(101) 상에 게이트 라인(102), 게이트 전극(106) 및 게이트 패드 하부 전극(152), 데이터 패드 하부 전극(162)을 포함하는 제 1 도전 패턴군이 형성된다.
이를 상세히 설명하면, 상기 하부 기판(101) 상에 스퍼터링 등의 증착 방법을 통해 게이트 금속층이 형성된다.
이어서, 제 1 마스크를 이용한 포토 리소그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 상기 게이트 라인(102), 게이트 전극(106) 및 게이트 패드 하부 전극(152), 데이터 패드 하부 전극(162)을 포함하는 게이트 패턴이 형성된다.
여기서, 상기 게이트 금속층으로는 알루미늄(Al), 알루미늄/네오듐(Al/Nd)을 포함하는 알루미늄계 금속등이 이용된다. 또한, 상기 게이트 금속층은 2중,3중 배선으로 형성될 수도 있다.
도 7a 및 도 7b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 반도체 패턴과 제 2 도전 패턴군의 제조 방법을 나타내는 평면도 및 단면도이다.
도 7a 및 도 7b를 참조하면, 제 1 도전 패턴군이 형성된 하부 기판(101) 상에 게이트 절연막(112)이 도포된다.
상기 게이트 절연막(112) 상에 제 1 반도체층(147), 제 2 반도체층(149) 및 데이터 금속층(151)을 적층한다.
그리고, 제 2 마스크 공정을 이용하여 게이트 절연막(112) 위에 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴과 데이터 라인(104), 소스 전극(108), 드레인 전극(110)을 포함하는 제 2 도전 패턴군인 데이터 금속 패턴(119)이 형성된다.
이때, 상기 게이트 라인(102) 및 게이트 패드(150) 상에도 상기 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴과 금속층으로 이루어지는 제 2 도전 패턴군(119)을 형성함으로써 이후 게이트 절연막(112) 제거시에 발생될 수 있는 게이트 라인(102)의 식각을 방지한다.
그리고, 상기 게이트 라인(102), 데이터 라인(104), 소스 및 드레인 전극(108, 110)을 포함하는 박막 트랜지스터(130) 영역, 게이트 패드(150), 데이터 패드(160)는 포토 레지스트를 마스크로 하여 그 외에 노출되어 있는 게이트 절연막(112)을 제거한다.
상기 게이트 패드(150)는 게이트 라인(102)으로부터 연장되며 게이트 패드 하부 전극(152) 상에 게이트 절연막(112)과 제 1 반도체층(147) 패턴, 제 2 반도체층(149) 패턴, 데이터 금속 패턴(119)이 적층되어 형성되며, 상기 게이트 패드 하부 전극(152)을 노출시키는 콘택홀(154)이 형성된다.
그리고, 상기 데이터 패드(160)는 기판(101) 상에 게이트 패턴으로 형성되는 데이터 패드 하부 전극(162) 상에 게이트 절연막(112)과 제 1 반도체층(147) 패턴, 제 2 반도체층(149) 패턴, 데이터 금속 패턴(119)이 차례대로 적층되며 상기 데이터 패드 하부 전극(162)을 노출시키는 콘택홀(171, 172)이 형성된다.
한편, 상기 게이트 라인(102) 상에는 제 1 반도체층(147) 패턴, 제 2 반도체층(149) 패턴, 데이터 금속 패턴(119)이 형성되며, 스토리지 캐패시터(140)가 형성될 위치 주변에 게이트 절연막(112)이 노출되도록 상기 제 1 반도체 패턴(147), 제 2 반도체 패턴(149), 데이터 금속 패턴(119)을 제거하여 게이트 절연막(112)을 노출시키는 슬릿(103)을 형성한다.
이를 상세히 설명하면, 도 8a에 도시된 바와 같이, 게이트 절연막(112) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 제 1 반도체층(147), 제 2 반도체층(149) 그리고 데이터 금속층(151)이 순차적으로 형성된다.
여기서, 상기 제 1 반도체층(147)은 불순물이 도핑되지 않은 비정질 실리콘이 이용되며, 제 2 반도체층(149)은 N형 또는 P형의 불순물이 도핑된 비정질 실리콘이 이용된다.
상기 데이터 금속층(151)은 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다.
그 다음, 상기 데이터 금속층(151) 위에 포토 레지스트막을 형성한 다음 도 8b에 도시된 바와 같이 부분 노광 제 2 마스크(170)가 하부 기판(101) 상부에 정렬된다.
상기 제 2 마스크(170)는 투명한 재질인 마스크 기판(173)과, 상기 마스크 기판(173)의 차단 영역(S2)에 형성된 차단부(174)와, 상기 마스크 기판(173)의 부 분 노광 영역(S3)에 형성된 회절 노광부(176)(또는 반투과부)를 구비한다.
여기서, 상기 마스크 기판(173)이 노출된 영역은 노광 영역(S1)이 된다.
이러한 제 2 마스크(170)를 이용한 포토 레지스트막을 노광한 후 현상함으로써 제 2 마스크(170)의 차단부(174)와 회절 노광부(176)에 대응하여 차단 영역(S2)과 부분 노광 영역(S3)에서 단차를 갖는 포토 레지스트 패턴(178)이 형성된다.
즉, 부분 노광 영역(S3)이 형성된 포토 레지스트 패턴(178)은 차단 영역(S2)에서 형성된 제 1 높이(h1)를 갖는 포토 레지스트 패턴(178)보다 낮은 제 2 높이(h2)를 갖게 된다.
이러한 포토레지스트 패턴(178)을 마스크로 이용한 습식 식각 공정으로 데이터 금속층(151)이 패터닝됨으로써 도 8c에 도시된 바와 같이 데이터 라인(104), 데이터 라인(104)에서 연장되는 박막 트랜지스터 영역(130)과 스토리지 캐패시터(140) 및 게이트 라인(102), 게이트 패드(150) 및 데이터 패드(160) 등을 포함하여 제 2 도전 패턴군이 형성된다.
이어서, 도 8d에 도시된 바와 같이, 산소(O2) 플라즈마를 이용한 애싱(ashing) 공정으로 부분 노광 영역(S3)에 제 2 높이(h2)를 갖는 포토 레지스트 패턴(178)은 제거되고, 차단 영역(S2)에 제 1 높이(h1)를 갖는 포토 레지스트 패턴(178)은 높이가 낮아진 상태가 된다.
그리고, 상기 포토 레지스트 패턴(178)을 마스크로 이용한 건식 식각 공정으로 제 1 반도체층(147)과 제 2 반도체층(149) 및 게이트 절연막(112)이 패터닝됨으 로써 도 8e과 같이, 오믹 접촉층(116)과 활성층(114) 및 게이트 절연막(112)이 제 2 도전 패턴군을 따라 형성된다.
이때, 상기 마스크의 부분 노광 영역에 의해 차단되었던 게이트 라인(102)의 소정 영역(슬릿)(103)과 데이터 패드 하부 전극(162)의 소정 영역에는 게이트 절연막(112)이 남아 있게 된다.
여기서, 상기 게이트 패드(150) 및 데이터 패드(160) 상에는 콘택홀(154, 171, 172)이 형성된다.
이어서, 도 8f에 도시된 바와 같이, 상기 포토 레지스트 패턴(178)을 스트립 공정으로 제거한다.
도 9a 및 도 9b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 반도체 패턴과 제 3 도전 패턴군의 제조 방법을 나타내는 평면도 및 단면도이다.
도 9a 및 도 9b를 참조하면, 상기 기판(101) 상에 투명 도전막을 도포하고 제 3 마스크 공정을 이용하여 박막 트랜지스터(130) 영역에서 소스 및 드레인 전극(108, 110)과 화소 전극(122), 투명 도전 패턴(118), 게이트 패드 상부 전극(156), 데이터 패드 상부 전극(166), 점핑 전극을 포함하는 제 3 도전 패턴군이 형성된다.
상세히 하면, 콘택홀(154)이 형성된 기판(101) 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 도포된다.
여기서, 상기 투명 도전막의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 및 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 중 어느 하나가 이용된다.
이어서, 제 3 마스크를 이용한 포토 리소그래피 공정과 식각 공정을 통해 투명 도전막이 패터닝됨으로써 화소 전극(122), 투명 도전 패턴(118), 게이트 패드 상부 전극(156), 데이터 패드 상부 전극(166), 점핑 전극(168)을 포함하는 제 3 도전 패턴군이 형성된다.
상기 제 3 도전 패턴은 상기 데이터 라인(104) 상에도 형성된다.
그리고, 상기 화소 전극(122)은 드레인 전극(110)과 직접 접속된다.
상기 투명 도전 패턴(118)은 상기 데이터 라인(104), 소스 전극(108) 및 드레인 전극(110)과 직접 접속되도록 그들 상에 형성된다.
상기 게이트 패드 상부 전극(156)은 콘택홀(154)을 통해 게이트 패드 하부 전극(152)과 전기적으로 접속된다.
그리고, 상기 데이터 패드 상부 전극(166)은 콘택홀을 통해서 게이트 패턴으로 이루어진 데이터 패드 하부 전극(162)과 접속된다.
또한, 상기 데이터 라인(104) 상의 투명 도전 패턴(118)에서 연장되어 상기 데이터 라인 끝단에 형성된 점핑 전극(168)은 상기 데이터 패드 하부 전극(162)과 콘택홀(171)을 통해서 접속된다.
그리고, 상기 소스 전극(108) 및 드레인 전극(110) 사이의 채널을 형성하는 활성층(114) 상에 채널 보호막(120)이 형성된다.
그리고, 상기 게이트 라인(102) 상에는 제 2반도체층(149) 패턴이 제거되어 제 1 반도체층(147) 패턴만 남게되고, 상기 슬릿(103)에서 게이트 절연막(112)이 노출되어 있다.
상기 제 3 마스크를 이용한 포토 공정에 대해서 보다 구체적으로 설명하면, 도 10a에 도시된 바와 같이, 상기 게이트 절연막(112) 상에 제 2 도전 패턴군이 형성된 기판 상에 투명 도전막(117)이 형성된다.
그 다음, 상기 투명 도전막(117) 위에 포토 레지스트막을 형성한 다음 도 10b에 도시된 바와 같이, 상기 포토 레지스트막을 노광한 후 현상함으로써 포토 레지스트 패턴(178)이 형성된다.
이러한 포토레지스트 패턴(178)을 마스크로 이용한 습식 식각 공정으로 투명 도전막이 패터닝됨으로써 도 10c에 도시된 바와 같이, 박막 트랜지스터(130) 영역에서 소스 및 드레인 전극(108, 110)과 화소 전극(122), 상기 화소 전극(122)에서 연장된 스토리지 캐패시터(140), 상기 데이터 라인(104) 상의 투명 도전 패턴(118), 게이트 패드 상부 전극(156), 데이터 패드 상부 전극(166) 및 점핑 전극(168)을 포함하는 제 3 도전 패턴군이 형성된다.
상기 데이터 패드(160)는 게이트 패턴으로 이루어지는 데이터 패드 하부 전극(162)과 투명 도전막으로 이루어지는 데이터 상부 전극(166)으로 이루어지며, 상기 데이터 패드 하부 전극(162)은 데이터 라인(104) 쪽으로 연장되어 상기 데이터 라인(104)과 점핑 구조로 접속된다.
이때, 상기 점핑 구조는 점핑 전극(168)에 의해서 상기 데이터 라인(104)과 데이터 패드 하부 전극(162)이 연결되는 구조이며, 상기 점핑 전극(168)은 상기 데이터 패드 하부 전극(162)에 형성된 콘택홀(171)을 통해 접속되며 상기 데이터 라 인(104) 상에 형성된 투명 도전 패턴(118)과 연결되어질 수 있다.
이어서, 상기 포토 레지스트 패턴(178)을 이용한 식각 공정으로 박막 트랜지스터(130)의 채널부에 형성된 데이터 금속 패턴(154)과 오믹 접촉층(116)이 제거된다.
이에 따라, 상기 채널부의 활성층(114)이 노출되어 소스 전극(108)과 드레인 전극(110)이 분리된다.
그리고, 상기 게이트 라인(102) 상에 노출되어 있는 데이터 금속 패턴(119) 및 오믹 접촉층(116)도 제거된다.
따라서, 상기 화소 전극(122)에서 연장된 스토리지 캐피시터(140)는 게이트 라인(102)과 게이트 절연막(112), 제 1 반도체층(147), 제 2 반도체층(149), 데이터 금속 패턴(119)을 사이에 두고 스토리지를 형성하며, 그 주변의 슬릿(slit)(103)에는 게이트 라인(102) 상에 게이트 절연막(112)이 노출되어 있다.
그리고, 도 10d에 도시된 바와 같이, 남아 있는 포토 레지스트 패턴(178)을 마스크로 채널부의 노출된 활성층(114) 표면을 Ox(예를 들어, O2) 또는 Nx(예를 들어, N2) 플라즈마에 노출시킨다.
그러면, 이온 상태의 Ox 또는 Nx는 활성층(114)에 포함된 실리콘(Si)과 반응함으로써 채널부의 활성층(114) 상에는 SiO2 및 SiNx 중 어느 하나로 이루어진 채널 보호막(120)이 형성된다.
이 채널 보호막(120)은 채널부의 활성층(114)의 손상을 방지하게 된다.
그리고, 도 10e에 도시된 바와 같이 제 3 도전 패턴군 위에 남아 있던 포토 레지스트 패턴(178)이 스트립 공정으로 제거된다.
한편, 본 발명에 따른 박막 트랜지스터 어레이 기판은 대향하는 컬러 필터 어레이 기판과 합착되어 그 사이에 액정을 구비하여 액정 패널을 형성한다.
상기 컬러 필터 어레이 기판은 액정 셀 단위로 형성된 컬러 필터들과 , 컬러 필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정 셀들에 공통적으로 기준 전압을 공급하는 공통 전극으로 구성된다.
특히, 박막 트랜지스터 어레이 기판은 제조 공정 후에 신호라인들의 쇼트, 단선 등과 같은 라인 불량과 박막 트랜지스터의 불량 등을 검출하기 위한 신호 검사 과정을 거치게 된다.
신호 검사 과정을 위하여 박막 트랜지스터 어레이 기판에는 게이트 라인들과 데이터라인들 각각의 오드(odd) 라인들과, 이븐(even) 라인들로 구분하여 접속된 오드 쇼팅바와 이븐 쇼팅바가 마련된다.
구체적으로, 데이터 라인들의 검사는 오드 데이터 라인들에 공통 접속된 데이터 오드 쇼팅바와 이븐 데이터 라인들에 공통 접속된 데이터 이븐 쇼팅바를 이용하여 라인 불량을 검출하게 된다.
도 11은 본 발명에 따른 박막 트랜지스터 어레이 기판의 외곽 패드부의 일부를 보여주는 평면도이다.
도 11에 도시된 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판은 게이트 라인(102)과 데이터 라인(104)의 교차부마다 형성된 박막 트랜지스터(130) 와, 상기 박막 트랜지스터(130)에 접속된 화소 전극(122)과, 상기 데이터 라인(104)들은 외곽으로 데이터 링크들을 경유하여 데이터 패드(160)를 형성한다.
그리고, 상기 데이터 패드(160)는 이븐/오드(even/odd) 데이터 라인(109a/109b)들로 이어져 쇼팅바(196, 197)로 연결된다.
이때, 상기 데이터 라인(104)과 점핑 구조로서 연결되는 상기 데이터 패드(160) 및 이븐/오드 데이터 라인(109a/109b)들은 게이트 금속으로 이루어지며, 상기 이븐 데이터 라인(109a)들은 데이터 금속 패턴(151)으로 콘택홀(173)을 통해 접속되어 데이터 이븐 쇼팅바(197)로 연결된다.
그리고, 상기 오드 데이터 라인(109b)들은 게이트 금속으로 이루어진 데이터 오드 쇼팅바(196)로 연결된다.
그리고, 정전기 방지를 위하여 상기 이븐 데이터 라인(109a)들은 H형의 접지 라인을 구비하며, 상기 H형의 접지 라인(181)은 단절부(A)를 가지며 연이어 있다.
상기 접지 라인(181)은 상기 데이터 오드 쇼팅바(196)로 연결된다.
따라서, 상기 이븐/오드 데이터 라인(109a, 109b)들은 상기 접지 라인(181)에 의해서 등전위를 형성하게 되어 정전기를 방지한다.
이때 상기 단절부(A)는 수 ㎛ 정도로 형성됨으로써 정전기 발생시에 상기 정전기가 접지 라인(181)을 통해서 빠져 나갈 수 있도록 한다.
상기 접지 라인(181)은 상기 데이터 오드 쇼팅바(196)로 연결된다.
따라서, 상기 이븐/오드 데이터 라인(109a, 109b)들은 상기 접지 라인(181)에 의해서 등전위를 형성하게 되어 정전기를 방지한다.
이후, 액정 패널 형성시에 상기 데이터 이븐/오드 쇼팅바(196, 197)는 커팅(cutting)되어 제거된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 않는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은 박막 트랜지스터의 채널과 대응되는 노출된 활성층을 별도의 보호막 없이 채널 보호막을 이용하여 보호함으로써 보호막을 형성하기 위한 별도의 장비가 불필요하므로 제조 비용을 절감할 수 있으며, 종래 드레인 전극을 노출시키는 콘택홀의 단차부에서 화소 전극의 오픈을 방지할 수 있는 효과가 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은 데이터 라인, 소스 전극 및 드레인 전극 상에 그들을 따라 투명 도전 패턴을 형성함으로써 데이터 라인의 오픈 불량시 리페어 공정 없이 화소 신호를 투명 도전 패턴을 이용하여 각 박막 트랜지스터에 공급할 수 있음과 아울러 데이터 라인, 소스 전극 및 드레인 전극의 부식을 방지할 수 있는 다른 효과가 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은 스토리지 캐패시터를 게이트 절연막을 사이에 두고 중첩되는 게이트 라인과 화소 전극으로 형성함으로써 스토리지 캐패시터를 형성하는 두 도전체의 거리가 가까워져 스 토리지 캐패시터의 용량값이 증대되어 얼룩과 같은 화질불량을 개선하는 또 다른 효과가 있다.
그리고, 본 발명에 따른 박막 트랜지스터 어레이 기판은 데이터 패드를 게이트 패턴으로 형성하고 데이터 라인과 점핑 구조로 연결시킴으로써 상기 데이터 패드의 전식 불량을 방지하는 또 다른 효과가 있다.
또한, 본 발명은 박막 트랜지스터 어레이 기판에서 이븐/오드 데이터 라인을 분리시켜 정전기 방지 구조를 형성함으로써 공정 수를 줄이는 효과가 있다.
또한, 본 발명은 마스크 수를 저감함으로써 제조 비용을 절감하고 공정을 단순화하는 효과가 있다.

Claims (24)

  1. 기판 상에 형성된 게이트 라인 및 이와 접속된 게이트 전극과 상기 게이트 라인의 일단에 형성된 게이트 패드 하부 전극과;
    상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인과 이와 접속된 소스 전극 및 상기 소스 전극과 이격된 드레인 전극과, 상기 게이트 라인 상에 형성된 캐패시터 전극과;
    상기 소스 및 드레인 전극 사이에서 채널을 노출하며, 상기 노출된 채널 표면층이 질화 또는 산화되어 형성된 질화막 또는 산화막의 채널 보호막이 형성된 제 1 반도체층과, 상기 소스 및 드레인 전극과 상기 제 1 반도체층 사이에 형성된 제 2 반도체층과;
    상기 드레인 전극 상에서 직접 접촉되고 상기 화소 영역의 기판 상에 직접 형성되며 상기 캐패시터 전극 상으로 연장된 화소 전극;을 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  2. 제 1항에 있어서,
    상기 채널 보호막은 상기 제 1 반도체층이 산화 또는 질화되어 형성된 산화실리콘(SiOx)과 질화실리콘(SiNx) 중 어느 하나로 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  3. 제 1항에 있어서,
    상기 게이트 라인 상에는, 상기 게이트 라인을 따라 형성된 게이트 절연막과;
    상기 게이트 절연막을 따라 형성되며 상기 캐패시터 전극 양측에서 상기 게이트 절연막을 노출하는 절단부를 가지는 제 1 반도체층 패턴;이 더 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  4. 제 1항에 있어서,
    상기 캐패시터 전극 아래에는 제 1, 2 반도체층 패턴이 적층된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  5. 제 1항에 있어서,
    상기 데이터 라인, 소스 및 드레인 전극 상에 그들을 따라 상기 화소 전극과 동일 물질로 형성되는 투명 도전 패턴을 더 구비한 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  6. 제 1항에 있어서,
    상기 게이트 패드 하부 전극 상에 적층된 게이트 절연막, 제 1, 2 반도체 패턴, 금속층 패턴과;
    상기 게이트 절연막, 제 1, 2 반도체 패턴, 금속층 패턴을 관통하는 콘택홀을 통해 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  7. 제 1항에 있어서,
    상기 데이터 라인의 일단에는,
    상기 게이트 라인 형성 물질로 이루어지는 데이터 패드 하부 전극과;
    상기 데이터 패드 하부 전극 상에 적층된 게이트 절연막, 제 1, 2 반도체 패턴, 금속층 패턴과;
    상기 게이트 절연막, 제 1, 2 반도체 패턴, 금속층 패턴을 관통하는 콘택홀을 통해 상기 데이터 패드 하부 전극과 접속된 데이터 패드 상부 전극을 포함하는 것을 박막 트랜지스터 어레이 기판.
  8. 제 7항에 있어서,
    상기 데이터 라인과 데이터 패드 하부 전극을 전기적으로 연결하는 점핑 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  9. 제 1항에 있어서,
    상기 데이터 라인들 중에서 이븐(even) 데이터 라인들 또는 오드(odd) 데이터 라인들에 연결되어 일정 간격 이격되어 배열된 정전기 방지 라인 패턴을 더 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  10. 제 9항에 있어서,
    상기 이븐, 오드 데이터 라인들은 데이터 이븐, 오드 쇼팅바와 각각 연결된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  11. 제 1항에 있어서,
    상기 이븐 쇼팅바는 데이터 라인 형성 물질로 형성되고, 상기 오드 쇼팅바는 게이트 라인 형성 물질로 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  12. 기판 상에 게이트 전극, 상기 게이트 전극과 연결된 게이트 라인, 상기 게이트 라인의 일단에 형성된 게이트 패드 하부 전극, 데이터 패드 하부 전극을 형성하는 단계와;
    상기 기판 전면에 게이트 절연막, 제 1, 2 반도체층, 금속층을 형성하는 단계와;
    상기 게이트 절연막, 제 1, 2 반도체층, 금속층을 패터닝하여 상기 게이트 라인 및 데이터 라인, 박막 트랜지스터 영역, 게이트 패드 및 데이터 패드 위치에 패턴을 형성하는 단계와;
    상기 기판 상에 투명 도전막을 형성하고 패터닝하여 상기 데이터 라인, 상기 박막 트랜지스터 영역에서 소스 및 드레인 전극, 상기 게이트 패드 및 데이터 패드상에 형성된 투명 도전 패턴과, 상기 드레인 전극 상의 투명 도전 패턴에서 연장된 화소 전극을 형성하는 단계와;
    상기 투명 도전 패턴을 마스크로 하여 상기 제 2 반도체층, 금속층을 식각하여 상기 소스 전극과 드레인 전극 사이에 제 1 반도체층을 노출시키고, 상기 게이트 라인 상의 제 1 반도체층을 노출시키는 단계와;
    상기 채널과 대응하는 상기 제 1 반도체층과 상기 게이트 라인 상의 제 1 반도체층의 표면층은 상기 제 1 반도체층을 이루는 실리콘과 산소(Ox) 플라즈마 또는 질소(Nx) 플라즈마 중 어느 하나가 결합하여 채널 보호막을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  13. 제 12항에 있어서,
    상기 게이트 절연막, 제 1, 2 반도체층, 금속층을 패터닝하여 상기 게이트 라인 및 데이터 라인, 박막 트랜지스터 영역, 게이트 패드 및 데이터 패드 위치에 패턴을 형성하는 단계에 있어서,
    상기 금속층 상에 부분 노광 마스크를 이용하여 단차진 포토 레지스트 패턴을 형성하는 단계와;
    상기 포토 레지스트 패턴을 이용하여 상기 금속층을 패터닝하여 상기 게이트 라인 및 데이터 라인, 박막 트랜지스터 영역, 게이트 패드 및 데이터 패드 위치에 금속 패턴을 형성하는 단계와;
    상기 포토 레지스트 패턴을 애싱(ashing)하는 단계와;
    상기 애싱된 포토 레지스트 패턴을 마스크로 이용하여 노출된 제 1, 2 반도체층, 게이트 절연막을 제거하여 상기 게이트 라인 및 데이터 라인, 박막 트랜지스터 영역, 게이트 패드 및 데이터 패드 위치에 반도체 패턴을 형성하고, 상기 게이트 라인 상에 게이트 절연막을 노출시키는 절단부를 형성하는 단계와;
    상기 포토 레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  14. 제 12항에 있어서,
    상기 게이트 절연막, 제 1, 2 반도체층, 금속층을 패터닝하는 단계에서,
    상기 게이트 라인 상에서 상기 제 1, 2 반도체층, 금속층을 식각하여 상기 게이트 라인 상에 제 1, 2 반도체층, 캐패시터 전극을 형성하고, 상기 제 1, 2 반도체층, 캐패시터 전극 양측에는 상기 게이트 절연막을 노출시키는 절단부를 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  15. 제 12항에 있어서,
    상기 게이트 절연막, 제 1, 2 반도체층, 금속층을 패터닝하여 상기 게이트 라인 및 데이터 라인, 박막 트랜지스터 영역, 게이트 패드 및 데이터 패드 위치에 패턴을 형성하는 단계에 있어서,
    상기 게이트 패드 및 데이터 패드를 소정 노출시키는 콘택홀을 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  16. 제 15항에 있어서,
    상기 투명 도전 패턴을 형성하는 단계는,
    상기 소스 전극, 드레인 전극, 반도체층 및 채널 보호막이 형성된 기판 상에 투명 도전막을 전면 증착하는 단계와;
    상기 투명 도전막 상에 포토 레지스트 패턴을 형성하는 단계와;
    상기 포토 레지스트 패턴을 이용하여 상기 투명 도전막을 식각하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  17. 제 12항에 있어서,
    상기 게이트 전극과 접속된 게이트 라인, 상기 게이트 라인과 게이트 절연막을 사이에 두고 제 1, 2 반도체층, 금속층과 중첩되는 상기 화소 전극으로 이루어진 스토리지 캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  18. 제 12항에 있어서,
    상기 게이트 전극과 접속된 게이트 라인으로부터 연장된 게이트 패드 하부 전극을 형성하는 단계와;
    상기 게이트 패드 하부 전극 상에 형성된 게이트 절연막, 제 1, 2 반도체 패턴, 데이터 금속 패턴을 형성하는 단계와;
    상기 게이트 패드 하부 전극을 소정 노출시키는 콘택홀을 형성하는 단계와;
    상기 콘택홀을 통해 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  19. 제 12항에 있어서,
    상기 반도체층 상에 상기 소스 전극과 접속된 데이터 라인과 상기 점핑 전극으로 연결되는 데이터 패드 하부 전극을 형성하는 단계와;
    상기 데이터 패드 하부 전극과 게이트 절연막, 제 1, 2 반도체 패턴과 데이터 금속 패턴을 사이에 두고 콘택홀을 통해 접속되는 데이터 패드 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  20. 제 12항에 있어서,
    상기 점핑 전극은 투명 도전 패턴으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  21. 제 12항에 있어서,
    상기 데이터 패드와 데이터 라인은 서로 다른 물질로 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  22. 제 12항에 있어서,
    상기 데이터 패드에 신호를 인가하기 위한 이븐/오드(even/odd) 데이터 라인들과;
    상기 이븐/오드 데이터 라인들 중 어느 한 데이터 라인들에 연결되어 일정 간격 이격되어 배열된 정전기 방지 라인 패턴을 더 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  23. 제 22항에 있어서,
    상기 이븐/오드 데이터 라인들은 데이터 이븐/오드 쇼팅바와 연결된 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  24. 제 23항에 있어서,
    상기 데이터 이븐/오드 쇼팅바는 커팅되어 제거되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
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