KR100964222B1 - 박막 트랜지스터 기판, 이를 포함하는 유기발광 표시장치및 이의 제조방법 - Google Patents

박막 트랜지스터 기판, 이를 포함하는 유기발광 표시장치및 이의 제조방법 Download PDF

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Abstract

본 발명은 일 픽셀 내에 배치된 복수 개의 박막 트랜지스터 및 상기 복수 개의 박막 트랜지스터를 전기적으로 연결하는 배선 영역을 포함하는 박막 트랜지스터 기판에 있어서, 상기 복수 개의 박막 트랜지스터는, 상기 기판 상에 소정 패턴으로 형성된 게이트 전극; 상기 기판 및 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 반도체층; 상기 반도체층 상에 형성된 소스 및 드레인 전극; 및 상기 반도체층과, 상기 소스 및 드레인 전극의 소스 및 드레인 영역 사이에 형성된 제1불순물층;을 포함하고, 상기 배선 영역은, 상기 게이트 전극과 동일물질로 상기 게이트 전극과 동일층에 형성된 제1도전층; 상기 소스 및 드레인 전극과 동일물질로 상기 소스 및 드레인 전극과 동일층에 형성되며, 콘택홀을 통하여 상기 제1도전층과 접속하는 제2도전층; 및 상기 제1도전층 및 상기 제2도전층 사이에 상기 박막 트랜지스터의 제1불순물층과 동일한 물질로 형성된 제2불순물층;을 포함하는 박막 트랜지스터 기판을 제공한다.

Description

박막 트랜지스터 기판, 이를 포함하는 유기발광 표시장치 및 이의 제조방법{Thin film transistor substrate, organic light emitting display device comprising the thin film transistor and manufacturing method of the same}
본 발명은 박막 트랜지스터 기판, 이를 포함하는 유기발광 표시장치 및 이의 제조방법에 관한 것으로, 더 상세하게는 제조공정이 단순화된 바텀 게이트(bottom gate) 타입의 박막 트랜지스터를 포함한 유기발광 표시장치 및 이의 제조방법에 관한 것이다.
박막 트랜지스터는 액정 표시장치나 유기 발광 표시장치 등 평판 표시장치의 스위칭 소자 또는 구동 소자로 사용되고 있다. 박막 트랜지스터는 게이트 전극의 위치에 따라 탑 게이트(top gate) 타입과 바텀 게이트(bottom gate) 타입으로 분류되고, 최근에는 바텀 게이트 타입의 박막 트랜지스터가 유기 발광 표시장치를 비롯한 평판 디스플레이 장치에 널리 사용되고 있다.
이와 같이 다층의 박막 구조물로 형성되는 박막 트랜지스터는 소정의 패턴을 형성하기 위하여 마스크를 사용하는 공정이 많은데, 이러한 공정은 포토레지스터를 도포, 노광, 현상하는 일련의 과정을 거치기 때문에 제조 공정이 복잡하고 이로 인 하여 제조 원가가 상승하는 문제가 있다.
본 발명은 상기와 같은 문제 및 그 밖의 문제를 해결하기 위하여, 마스크를 이용한 패터닝 공정 수를 줄일 수 있는 박막 트랜지스터 기판, 이를 포함하는 유기발광 표시장치 및 이의 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 일 픽셀 내에 배치된 복수 개의 박막 트랜지스터 및 상기 복수 개의 박막 트랜지스터를 전기적으로 연결하는 배선 영역을 포함하는 박막 트랜지스터 기판에 있어서, 상기 복수 개의 박막 트랜지스터는, 상기 기판 상에 소정 패턴으로 형성된 게이트 전극; 상기 기판 및 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 반도체층; 상기 반도체층 상에 형성된 소스 및 드레인 전극; 및 상기 반도체층과, 상기 소스 및 드레인 전극의 소스 및 드레인 영역 사이에 형성된 제1불순물층;을 포함하고, 상기 배선 영역은, 상기 게이트 전극과 동일물질로 상기 게이트 전극과 동일층에 형성된 제1도전층; 상기 소스 및 드레인 전극과 동일물질로 상기 소스 및 드레인 전극과 동일층에 형성되며, 콘택홀을 통하여 상기 제1도전층과 접속하는 제2도전층; 및 상기 제1도전층 및 상기 제2도전층 사이에 상기 박막 트랜지스터의 제1불순물층과 동일한 물질로 형성된 제2불순물층;을 포함하는 박막 트랜지스터 기판을 제공한다.
또한 본 발명의 다른 특징에 의하면, 상기 제1도전층은 상기 복수 개의 박막 트랜지스터 중 어느 하나의 박막 트랜지스터의 게이트 전극과 전기적으로 접속할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제2도전층은 상기 복수 개의 박막 트랜지스터 중 다른 박막 트랜지스터의 소스 또는 드레인 전극과 전기적으로 접속할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 반도체층 상에 배치된 반도체 보호층을 더 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 기판 상에 배치된 버퍼층을 더 포함할 수 있다.
또한 본 발명은, 상술한 박막 트랜지스터 기판을 포함하고. 상기 복수개의 박막 트랜지스터 중 어느 하나의 박막 트랜지스터의 소스 또는 드레인 전극과 비어홀을 통하여 전기적으로 접속하는 화소 전극; 상기 화소 전극 상에 배치된 유기 발광층을 포함하는 중간층; 및 상기 중간층 상에 배치된 대향 전극;을 포함하는 유기발광 표시장치를 제공한다.
또한 본 발명은, 일 픽셀 내에 복수 개의 박막 트랜지스터 및 상기 박막 트랜지스터를 전기적으로 연결하는 배선 영역을 형성하는 박막 트랜지스터 기판의 제조방법에 있어서, 기판 상에 제1도전물질을 증착하여, 박막 트랜지스터의 게이트 전극 및 상기 게이트 전극과 분리된 제1도전층을 패터닝하는 단계; 상기 게이트 전극, 제1도전층 및 기판 상에 게이트 절연막을 증착하는 단계; 상기 게이트 절연막 상에 비정질실리콘을 증착 및 결정화하여 반도체층을 형성하는 단계; 상기 게이트 전극 상의 소정 영역에 배치되도록 상기 반도체층을 패터닝하는 단계; 상기 게이트 절연막 상에 불순물이 포함된 반도체층을 증착하고, 상기 제1도전층의 일부가 노출되도록 콘택홀을 형성하는 단계; 상기 불순물이 포함된 반도체층 및 상기 콘택홀 상에 제2도전물질을 증착하는 단계; 상기 불순물이 포함된 반도체층 및 상기 제2도전물질을 동시에 패터닝하여, 상기 반도체층 상에 소스 및 드레인 전극을 형성하고, 상기 제1도전층 상에 상기 소스 또는 드레인 전극과 전기적으로 연결되는 제2도전층을 형성하는 단계;를 포함하는 박막 트랜지스터 기판의 제조 방법을 제공한다.
본 발명의 다른 특징에 의하면, 상기 방법은 상기 반도체층 및 게이트 절연막 상에 반도체 보호물질을 증착하고, 상기 반도체층 상에 소정 패턴의 반도체 보호층을 패터닝하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 방법은 상기 기판 상에 버퍼층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 방법은 상기 소스 및 드레인 전극, 및 상기 기판 상에 평탄화막을 증착하여, 상기 소스 또는 드레인 전극 중 하나가 노출되도록 비어홀을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 방법은 상기 평탄화막 및 비어홀 상에 제3도전물질을 증착하고 화소 전극을 패터닝하는 단계를 더 포함할 수 있다.
상술한 바와 같이 이루어진 본 발명은 불순물이 포함된 반도체층을 별도의 마스크를 사용하지 않고 제2도전층의 패터닝 시 제2도전층의 패터닝에 사용되는 마 스크를 사용하여, 소스 및 드레인 전극과, 제1불순물층 및 제2불순물층을 일괄 패터닝함으로써 마스크 공정 회수를 줄여 제조공정을 단순화할 수 있다.
이하, 첨부된 도면들에 도시된 본 발명의 바람직한 실시예를 참조하여 본 발명을 보다 상세히 설명한다.
도 1은 본 발명의 일 실시예예 관한 바텀 게이트 타입의 박막 트랜지스터를 포함한 유기발광 표시장치의 구조를 개략적으로 도시한 단면도이고, 도 2 내지 도 8은 본 발명의 바람직한 실시예에 따른 유기발광 표시장치용 박막 트랜지스터 기판의 제조과정을 개략적으로 도시한 단면도들이다.
도 1을 참조하면, 본 실시예에 따른 유기발광 표시장치는 적어도 하나 이상의 박막 트랜지스터(120)와, 박막 트랜지스터가 전기적으로 연결되는 배선 영역(130)과, 유기발광 소자층(140)을 포함한다.
박막 트랜지스터(120)는 기판(110)상에 버퍼층(111), 게이트 전극(121), 게이트 절연막(112), 반도체층(122), 반도체 보호층(123), 제1불순물층(113a), 및 소스 및 드레인 전극(124, 125)을 포함하고, 이러한 박막 트랜지스터(120)는 비어홀(126)을 통하여 화소 전극(140)과 전기적으로 접속된다. 또한, 상기 배선 영역(130)은 기판(110) 상에 버퍼층(111), 제1도전층(131), 게이트 절연막(112), 제2불순물층(113b), 및 제2도전층(133)을 포함하고, 유기발광 소자층(140)은, 화소전극(141), 중간층(142), 대향전극(143) 및 화소정의막(144)를 포함한다.
도 2을 참조하면, 기판(110) 상에 버퍼층(111), 박막 트랜지스터(120)의 게 이트 전극(121) 및 배선 영역(130)의 제1도전층(131)이 형성되어 있다.
기판(110)은 SiO2를 주성분으로 하는 글라스재 기판일 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 플라스틱재 기판 등 다양한 재질로 이루어질 수 있다.
기판(110)의 상면에는 기판(110)의 평활성과 불순 원소의 침투를 차단하기 위하여 버퍼층(111)이 구비될 수 있다. 상기 버퍼층은 SiO2 및/또는 SiNx 등을 이용하여 PECVD법, APCVD법, LPCVD법, ERC법 등 다양한 방법에 의해 증착될 수 있다.
버퍼층(111) 상에 형성된 박막 트랜지스터(120)의 게이트 전극(121) 및 배선 영역(130)의 제1도전층(131)은 저 저항의 도전물질을 소정 패턴을 가진 제1마스크(미도시)를 이용하여 패터닝한 것이다. 즉, 버퍼층(111) 상에 Mo, W, MoW, 또는 Al/Cu 등의 저 저항의 금속을 포함하는 제1도전물질이 증착되고, 상기 제1도전물질이 소정 패턴을 가진 제1마스크에 의해 박막 트랜지스터(120)의 게이트 전극(121) 과, 이 게이트 전극(121)과 분리된 배선 영역(130)의 제1도전층(131)으로 패터닝 된 것이다. 이때, 마스크를 이용한 패터닝 과정을 보다 상세히 설명하면 다음과 같다.
먼저, 버퍼층(111) 상에 제1도전물질이 증착되고, 제1도전물질의 전면에 걸쳐 포토레지스터(photoresistor)를 도포한다. 이 포토레지스터를 통상의 사진식각(photolithography) 공정을 이용하여 소정의 패턴으로 패텅닝한다. 즉, 소정의 패턴이 형성된 제1마스크를 이용하여 도포된 포토레지스터를 노광, 현상하여 베이킹한 후, 이를 소정 패턴에 따라 일광 에칭하는 것이다. 이때, 에칭은 습식 에칭 및 건식 에칭 모두 적용 가능하며, 건식 에칭을 적용할 경우에는 플라즈마 식각, 반응 이온 식각(Reactive Ion Etching: RIE), 반응 스퍼터 식각(Recative Sputter Etching), 반응이온빔 밀링 등의 방법이 적용될 수 있다. 마스크를 이용하는 패터닝 공정은 상술한 과정이 반복되므로, 이하에서는 동일한 공정에 대하여는 자세한 설명은 생략될 것이다.
상기 패터닝 된 게이트 전극(121), 제1도전층(131) 및 기판(110) 상에는 SiNx 또는 SiOx 등을 포함하는 게이트 절연막(112)이 PECVD법, APCVD법, LPCVD법, ERC법 등의 방법으로 증착된다.
도 3을 참조하면, 게이트 절연막(112) 상에 게이트 전극(121)을 덮는 소정 패턴의 반도체층(122)이 형성되어 있다.
상기 반도체층(122)은 먼저, 게이트 절연막(112) 상에 비정질 실리콘(amorphous silicon)층이 증착된 후 결정화 과정을 거친다. 비정질 실리콘층은 RTA(Lapid Thermal Ammealing)공정, SPC법(Solid Phase Crystallzation), ELA법(Excimer Laser Annealing), MIC(Metal Induced Crystallization), MILC법(Metal Induced Lateral Crystallization), SLS법(Sequential Lateral Solidification) 등 다양한 결정화 방법에 의해 다결정 실리콘으로 결정화된다. 다결정 실리콘은 소정 패턴을 가진 제2마스크(미도시)를 이용하여 게이트 전극(121)의 일 단면을 덮는 크기의 반도체층(122)이 패터닝된다.
도 4를 참조하면, 반도체층(122) 상에 반도체 보호층(123)이 형성되어 있다.
상기 제2마스크로 패터닝된 반도체층(122) 및 게이트 절연막(112) 상에 SiO2 및/또는 SiNx 등을 포함하는 반도체 보호물질이 PECVD법, APCVD법, LPCVD법, ERC법 등 다양한 방법에 의해 증착되고, 소정 패턴을 갖는 제3마스크(미도시)를 이용하여 상기 반도체층(122)의 외곽이 노출되도록 반도체 보호층(123)이 패터닝 된다. 후술하겠지만, 상기 반도체 보호층(123) 소스 및 드레인 전극(124, 125)의 에칭시 반도체층(122)을 보호하는 역할을 한다. 또한, 본 실시예에는 본 발명의 바람직한 실시예로서 반도체층(122) 상에 반도체 보호층(123)이 형성되지만, 본 발명은 여기에 한정되지 않고 상기 반도체 보호층(123)의 형성이 생략될 수 있음은 물론이다.
도 5를 참조하면, 반도체층(122), 반도체 보호층(123) 및 게이트 절연막(112) 상에 불순물이 포함된 반도체층(113)이 형성되고, 배선 영역(130)의 제1도전층(131) 상에 콘택홀(132)이 형성되어 있다.
상기 불순물이 포함된 반도체층(113)은 N형 박막 트랜지스터의 경우에는 PH3/SiH4, P형 박막 트랜지스터의 경우에는 B2H6/SiH4를 포함하는 가스를 PECVD법, APCVD법, LPCVD법, ERC법 등으로 반도체층(122), 반도체 보호층(123) 및 게이트 절연막(112) 상의 전면에 증착한 다음, 소정 패턴을 가진 제4마스크(미도시)를 이용하여 배선 영역(130)의 제1도전층(131)의 일부가 노출되도록 콘택홀(132)이 패터닝된다.
다음으로 도 6을 참조하면, 제1불순물층(113a)을 사이에 두고 반도체층(112)의 소스 및 드레인 영역(122a, 122c)과 소스 및 드레인 전극(124, 125)이 접속하며, 제2불순물층(113b)을 사이에 두고 제1도전층(131)과 제2도전층(133)이 콘택홀(132)을 통해 접속하고 있다.
먼저, 전술한 과정에 의한 구조물 상에 몰리브덴(Mo), 우라늅(W), 크롬(Cr), 백금(Pt) 중 적어도 하나 이상을 포함하는 단일층 또는 이중층의 제2도전물질이 증착된다. 다음으로 소정 패턴을 갖는 제5마스크(미도시)를 통해 전술한 과정에서 형성된 불순물을 포함한 반도체층(113)과 함께 상기 제2도전물질을 동시에 패터닝한다. 이때, 제2도전물질의 일부는 박막 트랜지스터(120)의 소스 및 드레인 전극(124, 125)으로 패터닝되고, 다른 일부는 배선 영역(130)의 제2도전층(133)으로 패터닝 된다.
한편, 불순물을 포함한 반도체층(113)은 소스 및 드레인 전극(124, 125)과 동시에 동일한 마스크를 통해 각각 박막 트랜지스터(120)의 제1불순물층(113a) 및 배선 영역(130)의 제2불순물층(113b)으로 패터닝되기 때문에, 제1불순물층(113a)의 단부와 소스 및 드레인 전극(124, 125)의 단부는 동일한 패턴으로 형성되고, 제2불순물층(113b)의 단부와 제2도전층(133)의 단부가 동일한 패턴으로 형성된다.
또한, 상기 도면에는 도시되어 있지 않지만, 박막 트랜지스터(120)의 소스 전극 또는 드레인 전극(124, 125)은 배선영역(130)의 제2도전층(133)의 일부와 전기적으로 접속되고, 제2도전층(133)은 콘택홀(132)을 통해 제1도전층(131)과 접속되며, 제1도전층(131)은 도면에 도시되지 아니한 다른 박막 트랜지스터의 게이트 전극과 접속될 수 있기 때문에, 각 박막 트랜지스터들은 배선 영역(130)의 콘택홀(132)을 통하여 서로 전기적으로 연결될 수 있다. 따라서, 소스 또는 드레인 전극(124, 125)에 입력되는 데이터 라인의 신호는 콘택홀(132)을 통하여 다른 박막 트랜지스터로 전달될 수 있다.
한편, 상술한 공정에서 제1불순물층(113a), 및 소스 드레인 전극(124, 125)의 패터닝 시 에칭 공정을 포함한 패터닝 공정에 의해 반도체층(122)이 손상될 수 있는데, 전술한 반도체 보호층(123)은 이러한 반도체층(122)의 손상을 방지하는 역할을 한다.
도 7을 참조하면, 상술한 과정에 의해 형성된 소스 및 드레인 전극(124, 125), 제2도전층(133) 및 게이트 절연막(112) 상에 평탄화막(114)이 증착되고, 소스 또는 드레인 전극(124, 125)의 일부를 노출시키는 비어홀(126)이 형성된다.
평탄화막(113)은 무기 절연막 및/또는 유기 절연막이 사용될 수 있다. 무기 절연막으로는 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 등이 포함될 수 있고, 유기 절연막으로는 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등이 포함될 수 있다. 또한, 무기 절연막과 유기 절연막의 복합 적층체로도 형성될 수 있다.
평탄화막(113)의 증착 후 소정 패턴을 갖는 제6마스크(미도시)를 통해 소스 또는 드레인 전극(124, 125)의 일부가 노출되도록 비어홀(126)이 패터닝된다.
도 8을 참조하면, 상기 비어홀(126)이 형성된 평탄화막(114) 상에 제3도전물질을 전면에 증착한 후 제7마스크를 통해 패터닝된 화소 전극(141)이 형성된다.
배면 발광형(bottom emission type)의 유기발광 표시장치일 경우, 상기 화소 전극(141)은 투명 전극으로 형성되고, 이때 대향 전극(143)은 반사 전극으로 형성될 수 있다. 투명전극으로 사용되는 화소 전극(141)은 일함수가 높은 ITO, IZO, ZnO, 또는 In2O3 등으로 형성되고, 반사 전극으로 사용되는 대향전극(143)은 일함수가 작은 금속 즉, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 등으로 형성될 수 있다. 물론 본 발명은 전면 발광형의 유기발광 표시장치의 경우에도 사용될 수 있으며, 이 경우 화소 전극(141) 및 대향 전극(143)은 각각 반사전극 및 투명전극으로 형성될 수 있음은 물론이다.
다시 도 1을 참조하면, 제8마스크를 사용하여 화소 정의막(PDL: pixel defining layer, 144)을 패터닝한다. 본 실시예의 경우 폴리이미드를 사용하여 화소정의막(144)을 형성하였다. 화소 정의막(144)은 발광 영역을 정의하는 것 외에, 화소전극(141)의 가장자리와 대향 전극(143) 사이의 간격을 넓혀 화소 전극(141)의 가장자리에 전계가 집중되는 현상을 방지함으로써 화소 전극(141)과 대향 전극(143) 사이의 단락을 방지하는 역할을 한다.
화소 정의막 사이에 형성된 화소 전극 상에 유기 발광층(142)이 형성된다. 유기 발광층(142)은 화소 전극(141)과 대향 전극(143)의 전기적 구동에 의해 발광한다. 유기 발광층(142)은 저분자 또는 고분자 유기물이 사용될 수 있다.
유기 발광층(142)이 저분자 유기물로 형성되는 경우, 유기 발광층(142)을 중심으로 화소 전극(141)의 방향으로 홀 수송층 및 홀 주입층 등이 적층되고, 대향 전극(143) 방향으로 전자 수송층 및 전자 주입층 등이 적층된다. 이외에도 필요에 따라 다양한 층들이 적층될 수 있다. 또한 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯하여 다양하게 적용 가능하다.
한편, 고분자 유기물로 형성된 고분자 유기층의 경우에는 유기 발광층(142)을 중심으로 화소 전극(141)의 방향으로 홀 수송층(Hole Transport Layer: HTL)만이 포함될 수 있다. 상기 고분자 홀 수송층은 폴리에틸렌 디히드록시티오펜 (PEDOT: poly-(2,4)-ethylene-dihydroxy thiophene)이나, 폴리아닐린(PANI: polyaniline) 등을 사용하여 잉크젯 프린팅이나 스핀 코팅의 방법에 의해 화소전극(141) 상부에 형성되며, 고분자 유기 발광층(142)은 PPV, Soluble PPV's, Cyano-PPV, 폴리플루오렌(Polyfluorene) 등을 사용할 수 있으며, 잉크젯 프린팅이나 스핀 코팅 또는 레이저를 이용한 열전사 방식 등의 통상의 방법으로 컬러 패턴을 형성할 수 있다.
유기 발광층(142) 상에 공통전극으로 전술한 대향 전극(143)이 증착되고, 그 위에 외부의 수분이나 산소 등으로부터 유기 발광층(142)을 보호하기 위한 밀봉 부재(미도시)등이 더 구비될 수 있다.
상술한 실시예에 의하면, 불순물이 포함된 반도체층을 별도의 마스크를 사용하여 패터닝하지 않고 제2도전층을 패터닝하는 마스크를 사용하여, 소스 및 드레인 전극과, 제1불순물층 및 제2불순물층을 일괄 패터닝함으로써 마스크를 사용하는 공 정의 횟수를 줄일 수 있다.
또한, 본 실시예의 경우에는 유기발광 표시장치가 개시되어 있지만, 전술한 실시예의 박막 트랜지스터 기판은 액정 표시장치를 포함한 다양한 표시장치에 적용될 수 있음은 이 분야의 통상의 지식을 가진자라면 잘 이해할 수 있을 것이다.
본 발명은 상술한 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
도 1은 본 발명의 일 실시예예 관한 박막 트랜지스터를 포함하는 유기발광 표시 장치를 개략적으로 도시한 단면도이다.
도 2 내지 도 8은 박막 트랜지스터 기판의 제조방법을 개략적으로 도시한 단면도이다.
< 도면의 주요부분에 대한 간략한 설명 >
110: 기판 111: 버퍼층
112: 게이트 절연막 113: 불순물이 포함된 반도체층
113a: 제1불순물층 113b: 제2불순물층
114: 평탄화막 120: 박막 트랜지스터
121: 게이트 전극 122: 반도체층
123: 반도체 보호층 124: 소스전극
125: 드레인 전극 130: 배선영역
131: 제1도전층 132: 콘택홀
133: 제2도전층 140: 유기발광 소자층
141: 화소 전극 142: 유기 발광층
143: 대향 전극 144: 화소정의막

Claims (11)

  1. 일 픽셀 내에 배치된 복수 개의 박막 트랜지스터 및 상기 복수 개의 박막 트랜지스터를 전기적으로 연결하는 배선 영역을 포함하는 박막 트랜지스터 기판에 있어서,
    상기 복수 개의 박막 트랜지스터는,
    상기 기판 상에 소정 패턴으로 형성된 게이트 전극;
    상기 기판 및 게이트 전극 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 반도체층;
    상기 반도체층 상에 형성된 소스 및 드레인 전극; 및
    상기 반도체층과, 상기 소스 및 드레인 전극의 소스 및 드레인 영역 사이에 형성된 제1불순물층;을 포함하고,
    상기 배선 영역은,
    상기 게이트 전극과 동일물질로 상기 게이트 전극과 동일층에 형성된 제1도전층;
    상기 소스 및 드레인 전극과 동일물질로 상기 소스 및 드레인 전극과 동일층에 형성되며, 콘택홀을 통하여 상기 제1도전층과 접속하는 제2도전층; 및
    상기 제1도전층 및 상기 제2도전층 사이에 상기 박막 트랜지스터의 제1불순물층과 동일한 물질로 형성된 제2불순물층;을 포함하는 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 제1도전층은 상기 복수 개의 박막 트랜지스터 중 어느 하나의 박막 트랜지스터의 게이트 전극과 전기적으로 접속하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제1항에 있어서,
    상기 제2도전층은 상기 복수 개의 박막 트랜지스터 중 다른 박막 트랜지스터의 소스 또는 드레인 전극과 전기적으로 접속하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제1항에 있어서,
    상기 반도체층 상에 배치된 반도체 보호층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제1항에 있어서,
    상기 기판 상에 배치된 버퍼층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 상기 제1항 내지 5항 중 어느 한 항의 박막 트랜지스터 기판을 포함하고. 상기 복수개의 박막 트랜지스터 중 어느 하나의 박막 트랜지스터의 소스 또는 드레인 전극과 비어홀을 통하여 전기적으로 접속하는 화소 전극; 상기 화소 전극 상에 배치된 유기 발광층을 포함하는 중간층; 및 상기 중간층 상에 배치된 대향 전극;을 포함하는 유기발광 표시장치.
  7. 일 픽셀 내에 복수 개의 박막 트랜지스터 및 상기 박막 트랜지스터를 전기적으로 연결하는 배선 영역을 형성하는 박막 트랜지스터 기판의 제조방법에 있어서,
    기판 상에 제1도전물질을 증착하여, 박막 트랜지스터의 게이트 전극 및 상기 게이트 전극과 분리된 제1도전층을 패터닝하는 단계;
    상기 게이트 전극, 제1도전층 및 기판 상에 게이트 절연막을 증착하는 단계;
    상기 게이트 절연막 상에 비정질실리콘을 증착 및 결정화하여 반도체층을 형성하는 단계;
    상기 게이트 전극 상의 소정 영역에 배치되도록 상기 반도체층을 패터닝하는 단계;
    상기 게이트 절연막 상에 불순물이 포함된 반도체층을 증착하고, 상기 제1도전층의 일부가 노출되도록 콘택홀을 형성하는 단계;
    상기 불순물이 포함된 반도체층 및 상기 콘택홀 상에 제2도전물질을 증착하는 단계;
    상기 불순물이 포함된 반도체층 및 상기 제2도전물질을 동시에 패터닝하여, 상기 반도체층 상에 소스 및 드레인 전극을 형성하고, 상기 제1도전층 상에 상기 소스 또는 드레인 전극과 전기적으로 연결되는 제2도전층을 형성하는 단계;를 포함하는 박막 트랜지스터 기판의 제조 방법.
  8. 제7항에 있어서,
    상기 반도체층 및 게이트 절연막 상에 반도체 보호물질을 증착하고, 상기 반도체층 상에 소정 패턴의 반도체 보호층을 패터닝하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  9. 제7항에 있어서,
    상기 기판 상에 버퍼층을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  10. 제7항에 있어서,
    상기 소스 및 드레인 전극, 및 상기 기판 상에 평탄화막을 증착하여, 상기 소스 또는 드레인 전극 중 하나가 노출되도록 비어홀을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  11. 제10항에 있어서,
    상기 평탄화막 및 비어홀 상에 제3도전물질을 증착하고 화소 전극을 패터닝하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
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