KR102075529B1 - 평판 표시 장치 및 이의 제조 방법 - Google Patents

평판 표시 장치 및 이의 제조 방법 Download PDF

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Abstract

평판표시장치 및 그의 제조 방법에 관한 것이다. 평판 표시장치의 제조 방법은 기판 상에 반도체층을 형성하고, 상기 반도체층을 패터닝하여 박막트랜지스터의 활성층을 형성하는 제1 마스크 공정 단계; 상기 제1 마스크 공정의 구조물 상에 제1 절연층, 제1 도전층 및 제2 도전층을 순차로 형성하는 단계; 상기 제1 도전층 및 상기 제2 도전층 각각을, 박막트랜지스터의 제1 게이트전극 및 제2 게이트전극, 및 상기 제1 게이트 전극 및 상기 제2 게이트전극을 포함하는 게이트전극과 소정 간격 이격되어 형성된 제1 콘택층 및 제2 콘택부를 포함하는 콘택부로 동시에 패터닝하는 제2 마스크 공정 단계; 상기 게이트전극을 셀프 얼라인 마스크로 하여 상기 활성층의 가장자리에 소스영역 및 드레인영역을 형성하는 단계; 상기 제2 마스크 공정의 구조물 상에 제2 절연층을 형성하고, 상기 제2 절연층을 패터닝하여 상기 소스영역과 상기 드레인영역 각각을 노출시키는 제1 콘택홀과 제2 콘택홀, 및 상기 콘택부의 적어도 일부를 노출시키는 제3 콘택홀을 형성하는 제3 마스크 공정 단계; 상기 제3 마스크 공정의 구조물 상에 제3 도전층을 형성하고, 상기 제3 도전층을 패터닝하여 상기 소스영역에 접속하는 소스전극 및 상기 드레인영역에 접속하는 드레인전극을 형성하는 제4 마스크 공정 단계; 및 상기 제4 마스크 공정의 구조물 상에 제4 도전층을 형성하고, 상기 제4 도전층을 패터닝하여 화소전극을 형성하는 제5 마스크 공정 단계;를 포함한다.

Description

평판 표시 장치 및 이의 제조 방법{Flat panel display apparatus and the manufacturing method thereof}
평판 표시 장치 및 이의 제조 방법에 관한 것으로, 상세히 표시품질이 우수한 평판 표시 장치 및 이의 제조 방법에 관한 것이다.
유기발광표시장치, 액정표시장치 등과 같은 평판 표시 장치는 구동을 위해 적어도 하나의 구동 박막트랜지스터(Thin Film Transistor: TFT) 및 커패시터 등과 이들을 연결하는 배선을 포함하는 패턴을 기판 상에 형성하여 제작된다. 여기서, 구동 박막트랜지스터는 게이트 전극과, 게이트 절연층에 의해 게이트 전극과 전기적으로 절연되는 활성층과, 상기 활성층과 전기적으로 연결되는 소스전극 및 드레인전극을 포함한다. 또한, 평판 표시 장치는 구동 박막 트랜지스터를 제어하는 스위칭 트랜지스터를 포함한다.
최근 유기 발광표시 장치의 대형화 및 고해상도 추세에 따라 저저항 배선이 요구되고 있으며, 구조가 복잡해짐에 따라 공정 단계가 증가하는 문제점이 있다. 일반적으로, 평판 표시 장치가 제작되는 기판은 TFT 등을 포함하는 미세 구조의 패턴을 형성하기 위하여, 이와 같은 미세 패턴이 그려진 마스크를 이용하여 패턴을 상기 어레이 기판에 전사한다.
이과 같이 마스크를 이용하여 패턴을 전사하는 공정에서는, 먼저 필요한 패턴을 구비한 마스크를 준비하여야 하기 때문에, 마스크를 이용하는 공정 단계가 늘어날수록 마스크 준비를 위한 제조 원가가 상승한다. 따라서 마스크 공정 단계를 최소화할 수 있는 표시장치의 제조 방법이 개발되고 있다. 다만, 마스크 공정 단계를 최소화하면서 발생하는 구조적 한계 또는 표시 품질의 한계가 문제된다.
본 발명의 일 측면은 고해상도 및 대형화되어지는 평판 표시 장치에 적용할 수 있는, 품질이 우수한 평판표시장치 백플레인 및 그의 제조방법을 제공하는 것을 목적으로 한다. 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 이하의 실시예들로부터 또 다른 기술적 과제들이 유추될 수 있다.
본 발명의 일 측면에 따른 평판표시장치는 기판; 상기 기판 상의 동일층에 형성된 채널영역, 소스영역 및 드레인영역을 포함하는 활성층; 상기 기판 및 활성층 상에 형성된 제1 절연층; 상기 제1 절연층 상에 형성되고, 상기 채널영역에 대응되는 영역에 순차로 형성된 제1 게이트전극 및 제2 게이트전극을 포함하는 게이트전극; 상기 제1 절연층 상에 형성되고, 상기 제1 게이트전극과 동일물질로 형성된 제1 콘택층을 포함하는 콘택부; 상기 게이트전극 및 상기 콘택부 상에 형성되고, 상기 소스영역과 상기 드레인영역 각각을 노출시키는 제1 콘택홀과 제2 콘택홀, 및 상기 제1 콘택층을 노출시키는 제3 콘택홀을 포함하는 제2 절연층; 상기 제2 절연층 상에 형성되며, 상기 제1 콘택홀 및 상기 제2 콘택홀을 통해 상기 소스영역 및 상기 드레인영역과 접속하는 소스전극 및 드레인전극; 및 상기 제2 절연층 상에 형성되며, 상기 제3 콘택홀을 통해 상기 제1 콘택층과 접속하는 화소전극;을 포함한다.
본 발명의 다른 측면에 따라 상기 콘택부는, 상기 제2 게이트전극과 동일물질로 형성되며 상기 제1 콘택층을 노출시키도록 상기 제1 콘택층의 가장자리 상부에 배치된 제2 콘택부를 더 포함한다.
본 발명의 다른 측면에 따라 상기 소스전극 및 상기 드레인전극 중 어느 하나는 상기 콘택부와 전기적으로 연결된다.
본 발명의 다른 측면에 따라 상기 제2 절연층은 상기 제1 콘택층의 일부를 노출시키는 제4 콘택홀을 더 포함하고, 상기 소스전극 및 상기 드레인전극 중 어느 하나는 상기 제4 콘택홀을 통해 상기 제2 콘택부와 접속한다.
본 발명의 다른 측면에 따라 상기 화소전극은 상기 제2 절연층 상에서 상기 소스전극 및 상기 드레인전극 중 어느 하나와 접촉한다.
본 발명의 다른 측면에 따라 상기 화소전극은 상기 소스전극 및 상기 드레인전극 중 어느 하나의 가장자리를 덮으며 형성된다.
본 발명의 다른 측면에 따른 평판표시장치는 상기 제2 절연층 상에 형성되며, 상기 화소전극의 적어도 일부를 노출시키는 개구부를 포함하는 제3 절연층; 상기 개구부에 의해 노출된 상기 화소전극 상에 형성되고 유기 발광층을 포함하는 중간층; 및 상기 중간층을 사이에 두고 상기 화소전극에 대향하여 형성된 대향 전극;을 더 포함한다.
본 발명의 다른 측면에 따라, 상기 개구부는 상기 화소전극의 제2 절연층 상에 형성된 영역의 적어도 일부를 노출시킨다.
본 발명의 다른 측면에 따라 상기 제1게이트전극 및 상기 제2 게이트전극의 단부 형상이 일치한다.
본 발명의 다른 측면에 따른 평판표시장치는 상기 기판 상에 버퍼층;을 더 포함한다.
본 발명의 다른 측면에 따라 상기 제1 콘택층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium galium oxide) 및 알루미늄징크옥사이드(AZO; aluminium zinc oxide)을 포함하는 그룹에서 선택된 적어도 하나를 포함한다.
본 발명의 다른 측면에 따라 상기 활성층은 비정질 실리콘이 결정화된 다결정 실리콘이다.
본 발명의 다른 측면에 따라 상기 화소전극은 인듐틴옥사이드층 사이에 게재된 금속층을 포함한다.
본 발명의 다른 측면에 따라 상기 제3 콘택홀에 의해 상기 콘택부의 적어도 하나의 가장자리가 오픈된다.
본 발명의 다른 측면에 따른 평판표시장치의 제조 방법은 기판 상에 반도체층을 형성하고, 상기 반도체층을 패터닝하여 박막트랜지스터의 활성층을 형성하는 제1 마스크 공정 단계; 상기 제1 마스크 공정의 구조물 상에 제1 절연층, 제1 도전층 및 제2 도전층을 순차로 형성하는 단계; 상기 제1 도전층 및 상기 제2 도전층 각각을, 박막트랜지스터의 제1 게이트전극 및 제2 게이트전극, 및 상기 제1 게이트 전극 및 상기 제2 게이트전극을 포함하는 게이트전극과 소정 간격 이격되어 형성된 제1 콘택층 및 제2 콘택부를 포함하는 콘택부로 동시에 패터닝하는 제2 마스크 공정 단계; 상기 게이트전극을 셀프 얼라인 마스크로 하여 상기 활성층의 가장자리에 소스영역 및 드레인영역을 형성하는 단계; 상기 제2 마스크 공정의 구조물 상에 제2 절연층을 형성하고, 상기 제2 절연층을 패터닝하여 상기 소스영역과 상기 드레인영역 각각을 노출시키는 제1 콘택홀과 제2 콘택홀, 및 상기 콘택부의 적어도 일부를 노출시키는 제3 콘택홀을 형성하는 제3 마스크 공정 단계; 상기 제3 마스크 공정의 구조물 상에 제3 도전층을 형성하고, 상기 제3 도전층을 패터닝하여 상기 소스영역에 접속하는 소스전극 및 상기 드레인영역에 접속하는 드레인전극을 형성하는 제4 마스크 공정 단계; 및 상기 제4 마스크 공정의 구조물 상에 제4 도전층을 형성하고, 상기 제4 도전층을 패터닝하여 화소전극을 형성하는 제5 마스크 공정 단계;를 포함한다.
본 발명의 다른 측면에 따라 상기 제4 마스크 공정 단계는, 상기 제3 콘택홀에 의해 노출된 상기 제2 콘택부의 적어도 일부를 제거하여 상기 제1 콘택층을 노출시키고, 상기 제5 마스크 공정에 의해 패터닝된 상기 화소전극은 상기 제3 콘택홀을 통해 노출된 상기 제1 콘택층과 접속한다.
본 발명의 다른 측면에 따라 상기 제3 마스크 공정에 의해 형성된 상기 제3 콘택홀은 상기 콘택부의 적어도 하나의 가장자리를 오픈시킨다.
본 발명의 다른 측면에 따른 평판 표시 장치의 제조 방법은 상기 기판 상에 버퍼층을 형성하는 단계;를 더 포함한다.
본 발명의 다른 측면에 따라 상기 소스전극 및 상기 드레인전극 중 어느 하나는 상기 콘택부와 전기적으로 연결된다.
본 발명의 다른 측면에 따라 상기 제3 마스크 공정 단계는 상기 콘택부를 노출시키는 제4 콘택홀이 더 형성되도록 상기 제2 절연층을 패터닝하고, 상기 제4 마스크 공정에 따라 패터닝된 상기 소스전극 및 상기 드레인전극 중 어느 하나는, 상기 제4 콘택홀을 통해 상기 제2 콘택부와 접속한다.
본 발명의 다른 측면에 따른 상기 제5 마스크 공정에 따라, 상기 화소전극은 상기 제2 절연층 상에서 상기 소스전극 및 상기 드레인전극 중 어느 하나와 접촉하도록 형성된다.
본 발명의 다른 측면에 따른 상기 제5 마스크 공정에 따라, 상기 화소전극은 상기 소스전극 및 상기 드레인전극 중 어느 하나의 가장자리를 덮도록 형성된다.
본 발명의 다른 측면에 따른 평판 표시 장치의 제조 방법은 상기 제5 마스크 공정의 구조물 상에 제3 절연층을 형성하고, 상기 제3 절연층을 패터닝하여 상기 화소전극을 노출시키는 개구부를 형성하는 제6 마스크 공정 단계;를 더 포함한다.
본 발명의 다른 측면에 따른 평판 표시 장치의 제조 방법은 상기 개구부에 의해 노출된 상기 화소전극 상에 유기 발광층을 포함하는 중간층을 형성하는 단계; 및 상기 중간층을 사이에 두고 상기 화소전극에 대향하는 대향 전극을 형성하는 단계;를 더 포함한다.
본 발명의 다른 측면에 따라 상기 제6 마스크 공정에 의해, 상기 개구부는 상기 화소전극의 제2 절연층 상에 형성된 영역의 적어도 일부를 노출시키도록 형성된다.
본 발명의 다른 측면에 따라 제2 마스크 공정에 의해, 상기 제1게이트전극 및 상기 제2 게이트전극은 단부 형상이 일치되도록 형성된다.
본 발명의 다른 측면에 따라 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium galium oxide) 및 알루미늄징크옥사이드(AZO; aluminium zinc oxide)을 포함하는 그룹에서 선택된 적어도 하나를 포함한다.
본 발명의 다른 측면에 따라 상기 제4 도전층은 인듐틴옥사이드층 사이에 게재된 금속층을 포함한다.
이상과 같은 본 발명의 일 실시예에 따르면, 발광 소자의 암점 발생이 저감되어 표시 품질이 우수한 평판 표시 장치를 제공할 수 있다.
또한, 이상과 같은 본 발명의 일 실시예에 따르면, 발광 소자와 박막트랜지스터가 안정적으로 연결되어 평판 표시 장치의 신뢰성이 향상된다.
도 1은 본 발명의 일 실시예에 따른 평판표시장치의 일부를 개략적으로 도시한 단면도이다.
도 2 내지 도 15는 본 발명의 일 실시예에 따른 평판 표시 장치의 제조 공정을 개략적으로 도시한 단면도이다.
도 16a 내지 도 16d는 도 1의 보조콘택부(AUX)에 적용 가능한 다양한 변형예를 도시한 것이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고, 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제 1, 제 2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되어서는 안된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, “포함한다” 또는 “가지다” 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부된 도면들에 도시된 본 발명의 바람직한 실시예를 참조하여 본 발명을 보다 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 평판표시장치의 일부를 개략적으로 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 평판표시장치는 박막트랜지스터 영역(101)과 발광소자 영역(102)을 포함한다. 도 1에 도시되지 않았으나, 평판 표시 장치는 커패시터 영역을 더 포함할 수 있음은 물론이며, 박막트랜지스터 영역과 발광소자 영역을 더 포함할 수 있음도 물론이다. 평판표시장치는 기판(10), 기판 상에 형성된 박막 트랜지스터(TFT), 유기발광소자(EL)를 포함한다. 평판표시장치는 기판(10) 상에 기판(10)을 보호하고 기판(10) 상면을 평탄화하는 버퍼층(11)을 더 포함할 수 있다.
박막트랜지스터 영역(101)에는 박막 트랜지스터(TFT)가 구비된다. 박막 트랜지스터(TFT)는 구동 소자 또는 스위칭 소자로서 역할을 한다. 박막 트랜지스터(TFT)는 기판(10) 상의 동일층에 형성된 채널영역(112c), 소스영역(112a) 및 드레인영역(112b)을 포함하는 활성층(112), 기판(10) 및 활성층(112) 상에 형성된 제1 절연층(13), 제1 절연층(13) 상에 형성되고, 채널영역(112c)에 대응되는 영역에 순차로 형성된 제1 게이트전극(114-1) 및 제2 게이트전극(114-2)을 포함하는 게이트 전극(114), 및 소스/드레인 전극(116a/116b)으로 구성된다.
제1 게이트전극(114-1)은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium galium oxide) 및 알루미늄징크옥사이드(AZO; aluminium zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나를 포함할 수 있다. 그러나 제1 게이트전극(114-1)의 재료는 이에 한정하지 않으며, 소스/드레인 전극(116a/116b)의 식각 방법에 의해 식각되지 않는 금속을 포함할 수 있다.
제2 게이트전극(114-2)은 제1 게이트 전극(114-1) 상에 형성되며, 제1 게이트전극(114-1)과 제2 게이트전극(114-2)은 서로 다른 물질로 구성된다. 예를 들어, 제1게이트전극(114-1) 및 제2 게이트전극(114-2)의 단부 형상은 일치할 수 있다.
활성층(112)은 비정질 실리콘이 결정화된 다결정 실리콘일 수 있으나, 이에 한정하지 않는다. 활성층(112)의 양쪽 가장자리에는 고농도의 불순물이 주입된 소스/드레인 영역(112a/112b)이 형성되어 있으며, 이들은 상기 소스/드레인 전극(116a/116b)에 각각 연결되어 있다.
발광소자 영역(102)에는 유기발광소자(EL)가 구비된다. 유기발광소자(EL)는 박막 트랜지스터(TFT)와 전기적으로 연결된다. 유기발광소자(EL)는 화소 전극(27)을 구비하고, 화소전극에 대향하여 형성된 대향 전극(19) 및 그 사이에 개재된 중간층(29)을 포함한다. 픽셀을 정의하는 제3 절연층(18)은 제2 절연층(15) 상에 형성되고, 화소전극(27)의 적어도 일부를 노출시키는 개구부(181)를 포함한다. 중간층(29)은 개구부(181)에 의해 노출된 화소전극(27) 상에 형성되고 유기 발광층을 포함한다.
한편, 유기발광소자(EL)가 기판(10)의 방향으로 광을 방출하는 배면발광타입(bottom emission type)인 경우, 화소전극(27)은 광투과전극으로 구비되고 대향전극(19)은 광반사전극으로 구비된다. 이 경우, 화소전극(27) 은 투명도전성산화물(transparent conductive oxide; TCO)로 이루어진다. 그러나, 이에 한정하지 않고 유기발광소자(EL)가 기판(10)의 반대 방향으로 광을 방출하는 전면발광타입(top emission type)인 경우 화소전극(27)은 반투과금속층을 포함하는 광반사전극으로 구비되고, 대향전극(19)은 광투과전극으로 구비될 수 있다. 물론 유기발광소자(EL)는 두가지 타입을 조합하여 양방향으로 광을 방출하는 양면발광타입(dual emission type)이 될 수도 있다.
발광소자 영역(102)에는 박막 트랜지스터(TFT)와 유기발광소자(EL)를 전기적으로 연결하는 보조콘택부(AUX)가 형성된다. 보조콘택부(AUX)에 구비된 콘택부(214)는 박막 트랜지스터(TFT)와 유기발광소자(EL)를 전기적으로 연결한다. 콘택부(214)는 제1 절연층(13) 상에 형성되고, 제1 게이트전극(114-1)과 동일층에 동일물질로 형성된 제1 콘택층(214-1) 및 제2 게이트전극(114-2)과 동일층에 동일물질로 형성된 제2 콘택층(214-2)을 포함한다. 제2 콘택층(214-2)은 제1 콘택층(214-1)을 노출시키도록 제1 콘택층(214-1)의 가장자리 상부에 배치될 수 있다.
상기 게이트 전극(114)과 상기 소스/드레인 전극(116a/116b) 사이에는 제2절연층(15)이 개재되어 있다. 제2 절연층(15)은 게이트전극(114) 및 콘택부(214) 상에 형성되고, 소스영역(112a)과 드레인영역(112b) 각각을 노출시키는 제1 콘택홀(151)과 제2 콘택홀(152), 및 제1 콘택층(214-1)을 노출시키는 제3 콘택홀(153)을 포함한다. 제2 절연층(15)은 제2 콘택층(214-2)의 일부를 노출시키는 제4 콘택홀(154)을 더 포함할 수 있다.
제3 콘택홀(153)은 콘택부(214)의 적어도 하나의 가장자리를 오픈시킬 수 있다. 또는, 제4 콘택홀(154)이 생략되고 제3 콘택홀(153)은 콘택부(214)의 양측 가장자리를 오픈시킬 수 있다. 예를 들어, 제3 콘택홀(153)의 일측 벽에서 타측 벽까지의 길이는 콘택부(214)의 일단부터 타단까지의 길이와 동일하거나 그 이상일 수 있으나, 이에 한정하는 것은 아니다.
제2 절연층(15) 상에는 제1 콘택홀(151) 및 제2 콘택홀(152)을 통해 소스영역(112a) 및 드레인영역(112b)과 접속하는 소스/드레인 전극(116a/116b)이 구비된다. 또한, 제2 절연층(15) 상에는 제3 콘택홀(153)을 통해 제1 콘택층(214-1)과 접속하는 화소전극(27)이 구비된다.
콘택부(214)는 박막트랜지스터(TFT)와 전기적으로 연결되므로, 화소전극(27)은 콘택부(214)를 통해 박막트랜지스터(TFT)와 전기적으로 연결된다. 도 1에는 도시되지 않았으나, 화소전극(27)은 필요에 따라 소스/드레인전극(116a/116b) 중 어느 하나와 직접 접속되는 영역을 더 포함할 수 있다. 예를 들어, 화소전극(27)은 소스/드레인전극(116a/116b) 중 어느 하나의 가장자리를 덮으며 형성됨으로써 제2 절연층(15) 상에서 소스/드레인전극(116a/116b) 중 어느 하나와 접속할 수 있다.
콘택부(214)는 박막트랜지스터(TFT)와 전기적으로 연결된다. 예를 들어, 소스/드레인전극(116a/116b) 중 어느 하나는 콘택부(214)와 전기적으로 연결될 수 있다. 예를 들어, 소스/드레인전극(116a/116b) 중 어느 하나는 제4 콘택홀(154)을 통해 제2 콘택층(214-2)과 접속할 수 있다. 다만, 소스/드레인전극(116a/116b) 중 어느 하나가 콘택부(214)와 전기적으로 연결되는 방법은 이에 한정하지 않으며, 제4 콘택홀(154)은 생략될 수 있다.
본 발명의 일 실시예에 따른 평판 표시 장치는 배면 발광할 수 있으며, 메탈 미러(Metal Mirror) 공진 구조를 가질 수 있다. 예를 들어, 화소전극(27)은 인듐틴옥사이드층 사이에 게재된 금속층을 포함하여 메탈 미러(Metal Mirror)를 구현할 수 있다.
도 2 내지 도 15는 본 발명의 일 실시예에 따른 평판 표시 장치의 제조 공정을 개략적으로 도시한 단면도이다. 이하에서는, 평판표시장치용 백플레인의 제조 공정을 개략적으로 설명한다.
도 2를 참조하면, 기판(10) 상에 버퍼층(11) 및 반도체층(12)이 순차로 형성되어 있다. 기판(10)은 SiO2를 주성분으로 하는 투명 재질의 글라스재로 형성될 수 있다. 그러나 기판(10)은 반드시 이에 한정되는 것은 아니며 투명한 플라스틱 재 또는 금속 재 등, 다양한 재질의 기판을 이용할 수 있다.
한편, 기판(10) 상면에 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 기판(10)의 표면을 평탄화하기 위한 버퍼층(11)이 구비될 수 있다. 버퍼층(11)은 SiO2 및/또는 SiNx 등을 포함할 수 있다.
버퍼층(11) 상에는 반도체층(12)이 증착된다. 반도체층(12)은 비정질 실리콘(amorphous silicon) 또는 결정질 실리콘(poly silicon)일 수 있다. 이때, 결정질 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다.
버퍼층(11) 및 반도체층(12)은 PECVD(plasma enhanced chemical vapor deosition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등 다양한 증착 방법에 의해 증착될 수 있다. 상기 버퍼층(11)의 형성은 생략될 수 있다.
반도체층(12)은 폴리 실리콘으로 형성하는 경우, 버퍼층(11) 상에 비정질 실리콘을 증착하고 상기 비정질 실리콘층을 ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Metal Induced Lateral Crystallization)법 등을 사용하여 결정화하여 다결정 실리콘으로 형성할 수 있다.
도 3을 참조하면, 반도체층(12) 상에 제1감광막(photoresistor)(P1)을 도포하고, 광투과부(M11) 및 광차단부(M12)를 구비한 제1마스크(M1)를 이용한 제1 마스크 공정을 실시한다. 상기 도면에는 상세히 도시되지 않았으나, 노광장치(미도시)로 제1 포토마스크(M1)에 노광 후, 현상(developing), 식각(etching), 및 스트립핑(stripping) 또는 에싱(ashing) 등과 같은 일련의 공정을 거친다.
본 실시예에서는 광에 노출된 부분이 제거되는 포지티브 감광제(positive-PR)가 사용되었지만, 본 발명은 이에 한정되지 않고 네가티브 감광제(negative-PR)가 사용될 수 있음은 물론이다.
도 4를 참조하면, 제1 마스크 공정의 결과로 상기 반도체층(12)은 박막트랜지스터(TFT)의 활성층(112)으로 패터닝된다.
도 5를 참조하면, 상기 활성층(112)이 형성된 기판(10) 전면 및 활성층(112) 상에 제1절연층(13), 제1 도전층(14-1), 및 제2 도전층(14-2)을 순차적으로 적층한다.
제1 절연층(13)은 SiOx, SiNx 등의 무기 절연막을 PECVD법, APCVD법, LPCVD법, ERC법 등의 방법으로 증착하여 형성할 수 있다. 상기 제1절연층(13)은 단층 또는 복수층일 수 있으며, 박막 트랜지스터의 게이트 절연막 역할을 할 수 있다.
제1 도전층(14-1)은 투명 도전층일 수 있다. 예를 들어, 제 1 도전층(14-1)은 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zink oxide: IZO), 징크옥사이드(zink oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zink oxide: AZO)룰 포함하는 그룹에서 선택된 적어도 하나 이상을 포함할 수 있다.
그러나 제1 도전층(14-1)의 재료는 이에 한정하지 않으며, 후술할 제3 도전층(16)의 식각 방법에 의해 식각되지 않는 금속을 포함할 수 있다. 예를 들어, 제1 도전층(14-1)은 티타늄(Ti)을 포함할 수 있다.
제2 도전층(14-2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 등으로 이루어진 군에서 선택되는 하나의 물질로 단일층으로 형성하거나, 배선 저항을 줄이기 위해 저저항물질인 Mo, Al 또는 Ag의 2층 구조 또는 그 이상의 다중막 구조, 즉, Mo/Al/Mo, MoW/Al-Nd/MoW, Ti/Al/Ti, Mo/Ag/Mo 및 Mo/Ag-합금/Mo 등으로 이루어진 군에서 선택되는 하나의 적층구조로 형성될 수 있다.
그러나 본 발명은 이에 한정되지 않으며, 다양한 재료 및 다양한 층으로 상기 제1 도전층(14-1) 및 제2 도전층(14-2)을 형성할 수 있다.
도 6을 참조하면, 상기 제2 도전층(14-2) 상에 제2감광막(P2)을 도포하고, 광투과부(M21) 및 광차단부(M22)를 구비한 제2포토마스크(M2)를 이용한 제2 마스크 공정을 실시한다.
도 7을 참조하면, 제2 마스크 공정의 결과로 제1 도전층(14-1)과 제2 도전층(14-2)이 식각되어 박막트랜지스터 영역(101)에 게이트전극(114)과, 발광소자 영역(102)에 콘택부(214)가 형성된다. 게이트전극(114)은 제1 게이트전극(114-1)과 제2 게이트전극(114-2)이 적층된 구조로 형성되고, 콘택부(214)는 제1 콘택층(214-1)과 제2 콘택층(214-2)이 적층된 구조로 게이트전극(114)과 소정 간격 이격되어 형성된다.
상기 제1 도전층(14-1)과 제2 도전층(14-2)은 동일 마스크 공정에 의해 동시에 패터닝된다. 제1 도전층(14-1)은 박막 트랜지스터 영역(101)의 제1 게이트전극(114-1), 및 발광소자 영역(102)의 제1 콘택층(214-1)으로 패터닝된다. 제2 도전층(14-2)은 박막 트랜지스터 영역(101)의 제2 게이트전극(114-2) 및 발광소자 영역(102)의 제2 콘택층(214-2)으로 패터닝된다. 게이트 전극(114)은 활성층(112)의 중앙에 대응되도록 형성된다.
박막트랜지스터 영역(101)의 게이트전극(114)과 발광소자 영역(102)의 콘택부(214)는 동일 구조물 상에서 동일한 하나의 마스크(M2)를 이용하여 동시에 패터닝되었기 때문에, 동일물질로 구성되며 동일층에 형성된다. 또한, 제1 도전층(14-1)과 제2 도전층(14-2)은 하나의 마스크(M2)로 동시에 패터닝되었기 때문에, 제1 게이트전극(114-1)과 제2 게이트전극(114-2)의 단부의 형상은 일치하며, 제1 콘택층(214-1)과 제2 콘택층(214-2)의 단부의 형상은 일치한다..
도 8을 참조하면, 상기 게이트 전극(114)을 셀프 얼라인(self align) 마스크로 사용하여 활성층(112)에 이온 불순물을 도핑한다. 그 결과 활성층(112)은 가장자리에 이온 불순물이 도핑된 소스 및 드레인 영역(112a, 112b)과 그 사이에 채널 영역(112c)을 동일층에 구비하게 된다. 게이트 전극(114)을 셀프 얼라인 마스크로 사용함으로써, 별도의 포토 마스크를 추가하지 않고 소스 및 드레인 영역(112a, 112b)을 형성할 수 있다.
도 9를 참조하면, 상기 제1 절연층(13)과 상기 게이트 전극(114)이 형성된 기판(10) 전면에 제2 절연층(15) 및 제3감광막(P3)을 도포하고, 광투과부(M31) 및 광차단부(M32)를 구비한 제3포토마스크(M3)를 이용한 제3 마스크 공정을 실시한다.
제2 절연층(15)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로 스핀 코팅 등의 방법으로 형성된다. 한편, 제2 절연층(15)은 충분한 두께로 형성되어, 예컨대 전술한 제1절연층(13)보다 두껍게 형성되어, 박막 트랜지스터의 게이트 전극(114)과 소스 및 드레인 전극(116a/116b) 사이의 층간 절연막 역할을 수행한다. 또한 제2 절연층(15)은 후술하는 화소전극(27)이 형성될 상면을 평탄하게 하는 평탄화막 역할을 할 수 있다.
한편, 제2 절연층(15)은 상기와 같은 유기 절연 물질뿐만 아니라, SiO2, SiNx, Al2O3, CuOx, Tb4O7, Y2O3, Nb2O5, Pr2O3 등에서 선택된 무기 절연 물질로 형성될 수 있다. 또한 제2 절연층(15)은 단일층으로 형성 가능할 뿐 아니라, 복수의 층으로도 형성 가능하다. 제2절연층(15)은 유기절연 물질과 무기절연 물질을 교번하여 형성할 수도 있다.
도 10을 참조하면, 제3 마스크 공정의 결과로, 제1 절연층(13) 및 제2 절연층(15)이 식각되어 소스영역(112a)을 노출시키는 제1 콘택홀(151), 드레인영역(112b)을 노출시키는 제2 콘택홀(152), 및 콘택부(214)의 적어도 일부를 노출시키는 제3 콘택홀(153)이 형성된다.
제3 콘택홀(153)은 콘택부(214)의 적어도 하나의 가장자리를 오픈시킬 수 있다. 또는, 제4 콘택홀(154)이 생략되고 제3 콘택홀(153)은 콘택부(214)의 양측 가장자리를 오픈시킬 수 있다. 예를 들어, 제3 콘택홀(153)의 일측 벽에서 타측 벽까지의 길이는 콘택부(214)의 일단부터 타단까지의 길이와 동일하거나 그 이상일 수 있으나, 이에 한정하는 것은 아니다.
본 발명의 일 실시예에 따르면, 상기 제3 마스크 공정 단계는, 콘택부(214)를 노출시키는 제4 콘택홀(154)을 더 형성할 수 있다.
도 11을 참조하면, 제3 마스크 공정에 의해 패터닝된 제2 절연층(15)이 형성된 기판(10) 전면에 제3 도전층(16) 및 제4 감광막(P4)을 도포하고, 광투과부(M41) 및 광차단부(M42)를 구비한 제4 포토마스크(M4)를 기판(10) 상에 정렬하여 제4 마스크 공정을 실시한다.
제3 도전층(16)은 다양한 도전 물질들로 형성될 수 있으나, 후술하는 공정에 따르면 제3 도전층(16)의 식각 시 제2 도전층(14-2)은 함께 식각되지만, 제1 도전층(14-1)은 식각되지 않는 것이 바람직하므로, 이를 고려하여 제3 도전층(16)의 물질을 결정할 수 있다. 예를 들어, 제3 도전층(16)은, 제2 도전층(14-2)과 서로 식각 선택성이 같고, 제1 도전층(14-1)과 서로 식각 선택성이 다른 물질로 형성될 수 있다. 또한, 제3 도전층(16)은 전술한 콘택홀들(151, 152, 153, 154)을 충진할 수 있을 정도의 충분한 두께로 증착된다.
예를 들어, 제3 도전층(16)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 등으로 이루어진 군에서 선택되는 하나의 물질로 단일층으로 형성하거나, 배선 저항을 줄이기 위해 저저항물질인 Mo, Al 또는 Ag의 2층 구조 또는 그 이상의 다중막 구조, 즉, Mo/Al/Mo, MoW/Al-Nd/MoW, Ti/Al/Ti, Mo/Ag/Mo 및 Mo/Ag-합금/Mo 등으로 이루어진 군에서 선택되는 하나의 적층구조로 형성될 수 있다.
제4 포토마스크(M4)는 광투과부(M41) 및 광차단부(M42)를 구비한다. 이와 같은 패턴을 구비한 마스크(M4)를 이용하여, 감광막(P4)을 노광 및 현상 한 후, 잔존하는 감광막 패턴을 마스크로 하여 식각 공정을 진행한다.
도 12를 참조하면, 제4 마스크 공정의 결과로, 제3 도전층(16)이 식각되어 제2 절연층(15) 상에 콘택홀(151, 152)을 통하여 소스/드레인 영역(112a, 112b)과 접속하는 소스/드레인 전극(116a, 116b)이 형성된다.
제4 마스크 공정에 의해 패터닝된 소스/드레인 전극(116a, 116b) 중 하나의 전극은 콘택부(214)와 전기적으로 연결될 수 있다. 예를 들어, 소스/드레인 전극(116a, 116b) 중 하나의 전극(본 실시에의 경우 116b)은 제4 콘택홀(154)을 통해 콘택부(214)에 접속하도록 형성될 수 있다. 예를 들어, 소스/드레인 전극(116a, 116b) 중 하나의 전극(본 실시에의 경우 116b)은 제4 콘택홀(154)을 통해 제2 콘택층(214-2)에 접속하도록 형성될 수 있다.
본 발명의 일 실시예에 따라 제2 도전층(14-2)에 의해 형성된 제2 콘택층(214-2)은 제3 도전층(16)의 식각 방법에 의해 함께 식각될 수 있다. 예를 들어, 제 4 마스크 공정의 결과로, 제3 콘택홀(153)에 의해 노출된 제2 콘택층(214-2)의 일부가 제거되고, 이에 따라 제1 콘택층(214-1)의 일부가 노출된다.
제1 도전층(14-1)은 제3 도전층(16)과 식각 선택성이 다르고, 제2 도전층(14-2)은 제3 도전층(16)과 식각 선택성이 같을 수 있다. 예를 들어, 제3 도전층(16)을 식각하는 제4 마스크 공정에 의해 광투과부(M41) 아래에 위치한 제2 콘택층(214-2)의 노출영역은 제3 도전층(16)과 함께 제거될 수 있고, 제2 콘택층(214-2)의 일부가 제거됨에 따라 노출된 제1 콘택층(214-1)의 노출영역은 적게 식각되거나 실질적으로 식각되지 않을 수 있다.
도 13을 참조하면, 제4 마스크 공정의 결과 형성된 구조물 상에 제4 도전층(미도시)을 형성하고 패터닝하는 제5 마스크 공정에 의해 화소전극(27)이 형성된다. 도 13을 참조하면, 화소전극(27)은 제3 콘택홀에 의해 노출된 제1 콘택층과 접속한다.
도 13에서는 화소전극(27)의 일단이 드레인전극(116b)과 접촉하지 않은 것으로 도시하였으나, 본 발명은 이에 한정하지 않으며, 화소전극(27)의 일단은 드레인전극(116b)과 접속할 수 있다.
예를 들어, 화소전극(27)은 소스/드레인전극(116a/116b) 중 어느 하나의 가장자리를 덮으며 형성됨으로써 제2 절연층(15) 상에서 소스/드레인전극(116a/116b) 중 어느 하나와 접촉할 수 있다. 이와 같이 화소전극(27)이 소스/드레인전극(116a/116b) 중 어느 하나와 직접 접촉하는 구조에 의해 화소전극(27)과 박막트랜지스터(TFT) 간 연결의 신뢰성이 향상될 수 있다. 이와 관련, 도 16과 함께 후술한다.
다만, 본 발명의 실시예들이 상기 구조에 한정되는 것은 아니며, 화소전극(27)과 소스/드레인전극(116a/116b) 중 어느 하나의 직접적인 접촉 구조는 생략될 수 있다. 화소전극(27)과 소스/드레인전극(116a/116b) 중 어느 하나의 직접적인 접촉 구조가 생략되거나, 또는 소스/드레인전극(116a/116b)의 테이퍼 각도 등 공정 한계(margin)에 의해 화소전극(27)과 소스/드레인전극(116a/116b) 중 어느 하나의 직접적인 접촉이 완전하게 형성되지 않더라도, 화소전극(27)은 콘택부(214)와의 콘택에 의해 박막 트랜지스터(TFT)에 전기적으로 연결된다.
화소전극(27)은 투명 도전층 만으로 형성될 수도 있으나, 투명 도전층 외에 투명 도전층 상에 배치된 반투과 금속층을 더 포함하여 복수 층으로 형성될 수 있다. 예를 들어, 화소전극(27)은 인듐틴옥사이드층 사이에 게재된 금속층을 포함하는 다중층 구조로 형성될 수 있다.
화소전극(27)을 구성하는 각 층의 물질은 상기 예시에 한정하지 않으며, 투과형 도전막/반사형 도전막/투과형 도전막의 다중막으로 형성될 수 있다. 투과형 도전막은 ITO, IZO, ZnO, 및 In2O3 중 어느 하나를 포함하고, 반사형 도전막은 은(Ag), 은 합금, 알루미늄(Al), 및 알루미늄 합금 중 어느 하나를 포함할 수 있다. 예를 들어, 화소전극(27)은 ITO/Ag/ITO, ITO/Ag/IZO, ATD(ITO/Ag합금/ITO), ITO/APC(Ag-Pd-Cu합금)/ITO을 포함하는 그룹에서 선택된 적어도 하나 이상을 포함할 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 다양한 재료 및 다양한 층으로 화소전극(27)을 형성할 수 있다.
한편, 대향전극(19)이 반사 미러(mirror)로서 기능하고, 반투과 금속층이 반투과 미러로 기능함으로써, 유기 발광층에서 방출된 광은 대향전극(19)과 반투과 금속층 사이에서 공진된다.
한편, 기판(10)과 화소전극(27) 사이에 배치되는 절연층들, 예를 들어 버퍼층(11), 제1 절연층(13), 제2 절연층(15)들은 인접하는 층들 사이의 굴절률이 서로 다르게 형성될 수 있다. 즉, 굴절률이 서로 다른 절연층이 교대로 구비되어 DBR(Distributed Brag Reflector)로 기능함으로써 중간층에서 방출되는 빛의 광효율을 높일 수 있다.
따라서, 본 실시예에 따른 유기 발광 표시 장치는 화소전극 하부에 배치된 버퍼층(11), 제1절연층(13) 및 제2절연층(15)의 DBR에 의한 공진 효과 외에, 미러에 의한 공진 효과가 부가되어 유기 발광 표시 장치의 광효율이 더욱 증대된다.
도 14를 참조하면, 제5 마스크 공정의 결과 형성된 구조물 상에, 제3 절연층(18)을 도포하고, 제6 마스크 공정에 의해 제3 절연층(18)을 패터닝하여, 화소전극(27)을 노출시키는 개구부(181)를 형성한다. 예를 들어, 제 6 마스크 공정에 의해 형성된 개구부(181)는 화소전극(27)의 전체 영역 중 제2 절연층(15)상에 형성된 영역의 적어도 일부를 노출시키도록 형성될 수 있다. 이에 따라 화소전극(27)을 포함하는 도 1의 유기발광소자(EL)은 제2 절연층(15) 상에 형성될 수 있다.
도 15를 참조하면, 제 6마스크 공정에 의해 생성된 개구부(181)에 의해 노출된 화소전극(27) 상에, 유기 발광층을 포함하는 중간층(29)을 패터닝하여 형성하고, 중간층(29)을 사이에 두고 화소전극(27)에 대향하여 대향전극(19)을 형성할 수 있다.
중간층(29)은 유기 발광층(emissive layer: EML)과, 그 외에 정공 수송층(hole transport layer: HTL), 정공 주입층(hole injection layer: HIL), 전자 수송층(electron transport layer: ETL), 및 전자 주입층(electron injection layer: EIL) 등의 기능층 중 어느 하나 이상의 층이 단일 혹은 복합의 구조로 적층되어 형성될 수 있다. 중간층(29)은 저분자 또는 고분자 유기물로 구비될 수 있다.
저분자 유기물로 형성되는 경우, 중간층(29)은 유기 발광층을 중심으로 홀 수송층(hole transport layer: HTL), 홀 주입층(hole injection layer: HIL), 전자 수송층(electron transport layer: ETL) 및 전자 주입층(electron injection layer: EIL) 등이 적층될 수 있다. 이외에도 필요에 따라 다양한 층들이 적층 될 수 있다. 이때, 사용 가능한 유기 재료로 구리 프탈로시아닌(CuPc: copper phthalocyanine), N'-디(나프탈렌-1-일)-N(N'-Di(naphthalene-1-yl)-N), N'-디페닐-벤지딘(N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯하여 다양하게 적용 가능하다.
한편, 고분자 유기물로 형성되는 경우에는, 중간층(29)은 유기 발광층 외에 홀 수송층(HTL)을 포함할 수 있다. 홀 수송층은 폴리에틸렌 디히드록시티오펜(PEDOT: poly-(2,4)-ethylene-dihydroxy thiophene)이나, 폴리아닐린(PANI: polyaniline) 등을 사용할 수 있다. 이때 사용 가능한 유기 재료로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등의 고분자 유기물을 사용할 수 있다.
대향전극(19)은 제1기판(10) 전면에 증착되어 공통 전극으로 형성될 수 있다. 본 실시예에 따른 평판 표시 장치의 경우, 화소전극(27)은 애노드로 사용되고, 대향 전극(19)은 캐소드로 사용된다. 전극의 극성은 반대로 적용될 수 있음은 물론이다.
본 실시예에 따른 평판 표시 장치가 배면발광 형(bottom emission type)인 경우, 대향전극(19)은 반사 물질을 포함하는 반사 전극으로 구성될 수 있다. 예를 들어, 대향전극(19)은 일함수가 적은 금속, 예를 들어 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), LiF/Ca, LiF/Al, Mg/Ag, 또는 이들의 화합물을 얇게 증착하여 형성할 수 있다.
한편, 상기 도면에는 도시되지 않았지만, 대향전극(19) 상에는 외부의 수분이나 산소 등으로부터 중간층(29)을 보호하기 위한 밀봉 부재(미도시) 및 흡습제(미도시) 등이 더 구비될 수 있다.
도 16a 내지 도 16d는 도 1의 보조콘택부(AUX)에 적용 가능한 다양한 변형예를 도시한 것이다.
도 16a를 참조하면, 제2 절연층(15)은 콘택부(214)를 노출하는 제3 콘택홀(153)를 포함하고, 제3 콘택홀(153)에 의해 노출된 콘택부(214)는 제4 마스크 공정에 의해 제2 콘택층(214-2)이 제거되어 제1 콘택층(214-1)만 노출될 수 있다. 도 16a를 참조하면, 제3 콘택홀(153)은 콘택부(214)의 양측 가장자리를 오픈시킬 수 있다. 화소전극(27)은 제3 콘택홀(153)에 의해 노출된 제1 콘택층(214-1)과 접속할 수 있다.
도 16b를 참조하면, 제3 콘택홀(153)은 콘택부(214)의 가장자리를 덮도록 형성됨으로써, 제1 콘택층(214-1)의 가장자리 상부에, 제2 콘택층(214-2)의 일부가 남을 수 있다. 이와 같은 도 16b에 도시된 보조콘택부(AUX) 구조에서는 남아있는 제2 콘택층(214-2)의 일부가 다소 식각되어, 제2 절연층(15)에 언더컷 구조가 형성될 수 있고, 이에 따라 화소전극(27)과 콘택부(214)의 콘택이 안정적으로 형성되지 않을 수 있다.
따라서, 언더컷 구조가 발생하는 것을 방지하기 위해 제3 콘택홀(153)은 도 16a에 도시된 바와 같이 콘택부(214)의 적어도 하나의 가장자리, 또는 양측 가장자리를 오픈시킬 수 있다. 예를 들어, 제3 콘택홀(153)의 폭은 콘택부(214)의 폭과 같거나 더 크게 형성될 수 있다.
도 16c를 참조하면, 제2 절연층(15)은 제4 콘택홀(154)을 더 포함할 수 있다. 제4 콘택홀(154)에 의해 노출된 제2 콘택층(214-2)에 드레인전극(116b)이 직접 콘택할 수 있다. 이는 콘택부(214)가 소스전극(116a) 또는 드레인전극(116b)에 전기적 연결되는 일례일 수 있다.
도 16d를 참조하면, 화소전극(27)은 제4 콘택홀(154)을 채우며 형성된 드레인전극(116b)의 가장자리를 일부 덮으며 드레인전극(116b)과 직접 접촉할 수 있다. 이에 따라 화소전극(27)은 제2 절연층(15) 상에서 드레인전극(116b)과 직접적으로 접촉하면서, 콘택부(214)를 통해 드레인전극(116b)과 간접적으로 한번 더 전기적 연결되므로, 박막 트랜지스터(TFT)에 안정적으로 연결될 수 있다.
전술한 본 발명의 실시예들에 따르면, 화소전극(27) 및 이를 포함하는 유기발광소자(EL)가 제2 절연층(15) 상에 형성됨에 따라 암점 발생이 저감되어 표시장치의 표시품질이 향상된다.
또한, 전술한 본 발명의 실시예들에 따르면, 화소전극(27)과 소스/드레인전극(116a, 116b)층이 제2 절연층(15) 상에 형성되고, 화소전극(27)과 소스/드레인전극(116a, 116b)층 사이에 별도의 층간절연층이 게재되지 않으므로, 상기 층간절연층의 패터닝 과정이 생략되어 마스크 공정 단계가 저감된다.
또한, 전술한 본 발명의 실시예들에 따르면, 화소전극(27) 및 이를 포함하는 유기발광소자(EL)가 제2 절연층(15) 상에 형성되더라도, 화소전극(27)과 박막트랜지스터(TFT)의 전기적 연결이 박막트랜지스터(TFT)의 게이트전극과 동일층에 형성된 콘택부에 의해 이루어짐에 따라, 화소전극(27)이 안정적으로 박막트랜지스터(TFT)와 전기적 연결될 수 있다.
한편, 전술한 실시예 및 변형예에서는 평판 표시 장치로서 유기 발광 표시 장치를 예로 설명하였으나, 본 발명은 이에 한정되지 않고 액정 표시 장치를 비롯한 다양한 표시 소자를 사용할 수 있음은 물론이다.
전술한 각 마스크 공정은 포토마스크를 이용하는 것에 한정하지 않으며, 리프트-오프 방식을 이용할 수도 있고, 다양한 패터닝 방식이 이용될 수 있다. 식각 과정은 습식 식각 및 건식 식각 등 다양한 방법으로 수행 가능하다.
본 발명에 따른 실시예를 설명하기 위한 도면에는 하나의 TFT와 하나의 커패시터만 도시되어 있으나, 이는 설명의 편의를 위한 것일 뿐, 본 발명은 이에 한정되지 않으며, 본 발명에 따른 마스크 공정을 늘리지 않는 한, 복수 개의 TFT와 복수 개의 커패시터가 포함될 수 있음은 물론이다.
또한 상기 도면들에 도시된 구성요소들은 설명의 편의상 확대 또는 축소되어 표시될 수 있으므로, 도면에 도시된 구성요소들의 크기나 형상에 본 발명이 구속되는 것은 아니며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
101: 박막 트랜지스터 영역
102: 발광소자 영역
TFT: 박막트랜지스터
AUX: 보조콘택부
EL: 유기발광소자
112: 활성층
13: 제1 절연층
114: 게이트전극
214: 콘택부
15: 제2 절연층
151, 152, 153, 154: 제1 콘택홀, 제2 콘택홀, 제3 콘택홀, 제4 콘택홀
116a, 116b: 소스전극, 드레인전극
27: 화소전극
18: 제3 절연층
181: 개구부
29: 중간층
19: 대향전극

Claims (28)

  1. 기판;
    상기 기판 상에 배치되고, 채널영역, 소스영역 및 드레인영역을 포함하는 활성층;
    상기 기판 및 상기 활성층 상의 제1 절연층;
    적어도 일부가 상기 채널영역과 중첩하고, 상기 제1 절연층 상에 순차로 적층하는 제1 게이트전극 및 제2 게이트전극을 포함하는 게이트전극;
    상기 제1 절연층 상에 배치되고, 상기 제1 게이트전극과 동일물질로 이루어진 제1 콘택층 및 상기 제2 게이트전극과 동일물질로 이루어지고 제2 콘택층을 포함하는 콘택부;
    상기 게이트전극 및 상기 콘택부 상에 배치되고, 상기 소스영역과 상기 드레인영역 각각을 노출시키는 제1 콘택홀과 제2 콘택홀, 및 상기 제1 콘택층의 일부를 노출시키는 제3 콘택홀을 포함하는 제2 절연층;
    상기 제2 절연층 상에 배치되고, 상기 제1 콘택홀 및 상기 제2 콘택홀을 통해 상기 소스영역 및 상기 드레인영역과 각각 접속하는 소스전극 및 드레인전극; 및
    상기 제2 절연층 상에 배치되고, 상기 제3 콘택홀을 통해 상기 제1 콘택층의 상기 일부와 직접 접속하는 화소전극;을 포함하고,
    상기 제3 콘택홀에 의해 상기 제2 콘택층은 상기 제1 콘택층의 상기 일부를 노출하는 평판 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 콘택층은 상기 제1 콘택층의 가장자리 상부에 배치되는 평판 표시 장치.
  3. 제1 항에 있어서,
    상기 소스전극 및 상기 드레인전극 중 어느 하나는 상기 콘택부와 전기적으로 연결된 평판 표시 장치.
  4. 제1 항에 있어서,
    상기 제2 절연층은 상기 제2 콘택층의 일부를 노출시키는 제4 콘택홀을 더 포함하고,상기 소스전극 및 상기 드레인전극 중 어느 하나는 상기 제4 콘택홀을 통해 상기 제2 콘택층과 직접 접속하는 평판 표시 장치.
  5. 기판;
    상기 기판 상에 배치되고, 채널영역, 소스영역 및 드레인영역을 포함하는 활성층;
    상기 기판 및 상기 활성층 상의 제1 절연층;
    적어도 일부가 상기 채널영역과 중첩하고, 상기 제1 절연층 상에 순차로 적층되는 제1 게이트전극 및 제2 게이트전극을 포함하는 게이트전극;
    상기 제1 절연층 상에 배치되고, 상기 제1 게이트전극과 동일물질로 이루어진 제1 콘택층 및 상기 제2 게이트전극과 동일물질로 이루어지고 제2 콘택층을 포함하는 콘택부;
    상기 게이트전극 및 상기 콘택부 상에 배치되고, 상기 소스영역과 상기 드레인영역 각각을 노출시키는 제1 콘택홀과 제2 콘택홀, 및 상기 제1 콘택층의 일부를 노출시키는 제3 콘택홀을 갖는 제2 절연층;
    상기 제2 절연층 상에 배치되고, 상기 제1 콘택홀 및 상기 제2 콘택홀을 통해 상기 소스영역 및 상기 드레인영역과 각각 접속하는 소스전극 및 드레인전극; 및
    상기 제2 절연층 상에 배치되고, 상기 제3 콘택홀을 통해 상기 제1 콘택층의 상기 일부와 직접 접촉하는 화소전극;을 포함하고,
    상기 제3 콘택홀에 의해 상기 제2 콘택층은 상기 제1 콘택층의 상기 일부를 노출하고,
    상기 화소전극은 상기 제2 절연층 상에서 상기 소스전극 및 상기 드레인전극 중 어느 하나와 직접 접촉하는 것을 특징으로 하는 평판 표시 장치.
  6. 제5 항에 있어서,
    상기 화소전극은 상기 소스전극 및 상기 드레인전극 중 어느 하나의 가장자리를 덮으며 형성된 평판 표시 장치.
  7. 제1 항에 있어서,
    상기 제2 절연층 상에 배치되고, 상기 화소전극의 적어도 일부를 노출시키는 개구부를 포함하는 제3 절연층;
    상기 개구부에 의해 노출된 상기 화소전극 상에 배치되고 유기 발광층을 포함하는 중간층; 및
    상기 중간층을 사이에 두고 상기 화소전극에 대향하여 배치되는 대향전극;을 더 포함하는 평판 표시 장치.
  8. 제7 항에 있어서,
    상기 개구부는 상기 화소전극의 상기 제2 절연층 상에 배치된 영역의 적어도 일부를 노출시키는 평판 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 게이트전극 및 상기 제2 게이트전극의 평면 형상이 동일한 평판 표시 장치.
  10. 제1 항에 있어서,
    상기 기판과 상기 활성층 사이의 버퍼층을 더 포함하는 평판 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 콘택층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium galium oxide) 및 알루미늄징크옥사이드(AZO; aluminium zinc oxide)을 포함하는 그룹에서 선택된 적어도 하나를 포함하는 평판 표시 장치.
  12. 제1 항에 있어서,
    상기 활성층은 비정질 실리콘이 결정화된 다결정 실리콘인 평판 표시 장치.
  13. 제1 항에 있어서,
    상기 화소전극은 인듐틴옥사이드층 사이에 개재된 금속층을 포함하는 평판 표시 장치.
  14. 제1 항에 있어서,
    상기 제3 콘택홀에 의해 상기 콘택부의 적어도 하나의 가장자리가 오픈되는 평판 표시 장치.
  15. 기판 상에 반도체층을 형성하고, 상기 반도체층을 패터닝하여 박막트랜지스터의 활성층을 형성하는 제1 마스크 공정 단계;
    상기 제1 마스크 공정의 구조물 상에 제1 절연층, 제1 도전층 및 제2 도전층을 순차로 형성하는 단계;
    상기 제1 도전층, 및 상기 제2 도전층 각각을 제1 게이트전극과 제1 콘택층, 및 상기 제1 게이트전극 상의 제2 게이트전극과 상기 제1 콘택층 상의 제2 콘택층으로 동시에 패터닝함으로써, 상기 제1 게이트전극과 상기 제2 게이트전극을 포함하는 상기 박막트랜지스터의 게이트전극, 및 상기 게이트전극과 소정 간격 이격되고 상기 제1 콘택층과 상기 제2 콘택층을 포함하는 콘택부를 형성하는 제2 마스크 공정 단계;
    상기 게이트전극을 마스크로 이용하여 상기 활성층의 일부 영역들에 소스영역 및 드레인영역을 형성하는 단계;
    상기 제2 마스크 공정의 구조물 상에 제2 절연층을 형성하고, 상기 제2 절연층을 패터닝하여 상기 소스영역과 상기 드레인영역 각각을 노출시키는 제1 콘택홀과 제2 콘택홀, 및 상기 콘택부의 적어도 일부를 노출시키는 제3 콘택홀을 형성하는 제3 마스크 공정 단계;
    상기 제3 마스크 공정의 구조물 상에 제3 도전층을 형성하고, 상기 제3 도전층을 패터닝하여 상기 소스영역에 접속하는 소스전극 및 상기 드레인영역에 접속하는 드레인전극을 형성하는 제4 마스크 공정 단계; 및
    상기 제4 마스크 공정의 구조물 상에 제4 도전층을 형성하고, 상기 제4 도전층을 패터닝하여 화소전극을 형성하는 제5 마스크 공정 단계;를 포함하고,
    상기 제4 마스크 공정 단계는 상기 제3 콘택홀에 의해 노출된 상기 제2 콘택층의 적어도 일부를 제거하여 상기 제1 콘택층을 노출시키고,
    상기 제5 마스크 공정에 의해 패터닝된 상기 화소전극은 상기 제3 콘택홀을 통해 노출된 상기 제1 콘택층과 접속하는 평판 표시 장치의 제조 방법.
  16. 삭제
  17. 제15 항에 있어서,
    상기 제3 마스크 공정에 의해 형성된 상기 제3 콘택홀은 상기 콘택부의 적어도 하나의 가장자리를 오픈시키는 평판 표시 장치의 제조 방법.
  18. 제15 항에 있어서,
    상기 기판 상에 버퍼층을 형성하는 단계;를 더 포함하는 평판 표시 장치의 제조 방법.
  19. 제15 항에 있어서,
    상기 소스전극 및 상기 드레인전극 중 어느 하나는 상기 콘택부와 전기적으로 연결되는 평판 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제3 마스크 공정 단계는 상기 콘택부를 노출시키는 제4 콘택홀이 더 형성되도록 상기 제2 절연층을 패터닝하고,
    상기 제4 마스크 공정에 따라 패터닝된 상기 소스전극 및 상기 드레인전극 중 어느 하나는, 상기 제4 콘택홀을 통해 상기 제2 콘택층과 접속하는 평판 표시 장치의 제조 방법.
  21. 제15 항에 있어서,
    상기 제5 마스크 공정에 따라, 상기 화소전극은 상기 제2 절연층 상에서 상기 소스전극 및 상기 드레인전극 중 어느 하나와 직접 접촉하도록 형성되는, 평판 표시 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 제5 마스크 공정에 따라, 상기 화소전극은 상기 소스전극 및 상기 드레인전극 중 어느 하나의 가장자리를 덮도록 형성되는 평판 표시 장치의 제조 방법.
  23. 제15 항에 있어서,
    상기 제5 마스크 공정의 구조물 상에 제3 절연층을 형성하고, 상기 제3 절연층을 패터닝하여 상기 화소전극을 노출시키는 개구부를 형성하는 제6 마스크 공정 단계;를 더 포함하는 평판 표시 장치의 제조 방법.
  24. 제23 항에 있어서,
    상기 개구부에 의해 노출된 상기 화소전극 상에 유기 발광층을 포함하는 중간층을 형성하는 단계; 및
    상기 중간층을 사이에 두고 상기 화소전극에 대향하는 대향 전극을 형성하는 단계;를 더 포함하는 평판 표시 장치의 제조 방법.
  25. 제23 항에 있어서,
    상기 제6 마스크 공정에 의해, 상기 개구부는 상기 화소전극의 제2 절연층 상에 형성된 영역의 적어도 일부를 노출시키도록 형성되는 평판 표시 장치의 제조 방법.
  26. 제15 항에 있어서,
    제2 마스크 공정에 의해, 상기 제1 게이트전극 및 상기 제2 게이트전극은 평면 형상이 동일하도록 형성되는 평판 표시 장치의 제조 방법.
  27. 제15 항에 있어서,
    상기 제1 도전층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium galium oxide) 및 알루미늄징크옥사이드(AZO; aluminium zinc oxide)을 포함하는 그룹에서 선택된 적어도 하나를 포함하는 평판 표시 장치의 제조 방법.
  28. 제15 항에 있어서,
    상기 제4 도전층은 인듐틴옥사이드층 사이에 개재된 금속층을 포함하는 평판 표시 장치의 제조 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150372251A1 (en) * 2014-06-19 2015-12-24 Toshishige Fujii Electric element package
KR102384945B1 (ko) * 2015-01-02 2022-04-08 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그의 제조 방법
CN105428243B (zh) * 2016-01-11 2017-10-24 京东方科技集团股份有限公司 一种薄膜晶体管及制作方法、阵列基板和显示装置
CN108735761A (zh) * 2017-04-20 2018-11-02 京东方科技集团股份有限公司 导电图案结构及其制备方法、阵列基板和显示装置
KR102632542B1 (ko) 2018-07-30 2024-01-31 엘지디스플레이 주식회사 유기 발광 표시 장치
TWI699892B (zh) * 2018-09-21 2020-07-21 友達光電股份有限公司 電子裝置及其製造方法
CN114899197B (zh) * 2022-06-20 2023-07-18 业成科技（成都）有限公司 显示面板、显示面板制造方法以及显示装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100437475B1 (ko) * 2001-04-13 2004-06-23 삼성에스디아이 주식회사 평판 디스플레이 장치용 표시 소자 제조 방법
KR100579182B1 (ko) 2002-10-30 2006-05-11 삼성에스디아이 주식회사 유기 전계 발광 표시 장치의 제조 방법
KR101073403B1 (ko) * 2004-09-09 2011-10-17 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
US7528021B2 (en) * 2004-09-16 2009-05-05 Samsung Electronics Co., Ltd. Thin film transistor array panel and method of manufacturing the same
KR101219038B1 (ko) * 2004-10-26 2013-01-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101107252B1 (ko) * 2004-12-31 2012-01-19 엘지디스플레이 주식회사 일렉트로-루미네센스 표시 패널의 박막 트랜지스터 기판및 그 제조 방법
KR101386310B1 (ko) * 2007-12-07 2014-04-17 엘지디스플레이 주식회사 유기발광다이오드 표시장치 및 이의 제조 방법
KR101592013B1 (ko) * 2008-10-13 2016-02-05 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101074788B1 (ko) 2009-01-30 2011-10-20 삼성모바일디스플레이주식회사 평판 표시 장치 및 이의 제조 방법
KR101802860B1 (ko) * 2010-12-14 2017-11-30 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101795997B1 (ko) 2011-02-07 2017-12-04 엘지디스플레이 주식회사 유기발광다이오드 표시장치 및 그 제조 방법
KR20130007053A (ko) * 2011-06-28 2013-01-18 삼성디스플레이 주식회사 유기발광표시장치 및 그 제조방법
KR101925540B1 (ko) * 2011-08-04 2019-02-28 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
KR101837625B1 (ko) * 2011-11-10 2018-03-13 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101880720B1 (ko) * 2011-11-18 2018-07-23 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
KR101912923B1 (ko) * 2011-12-12 2018-10-30 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101945237B1 (ko) * 2012-06-01 2019-02-08 삼성디스플레이 주식회사 유기 발광 표시 장치
KR101976066B1 (ko) * 2012-06-08 2019-08-29 삼성디스플레이 주식회사 쇼트 불량 리페어 방법, 상기 리페어 방법에 의해 제조된 표시 장치 및 유기 발광 표시 장치

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